Witam, chciałbym zrobić w VHDL przesunięcie zarejestrować: wejście szeregowe i Parallele i numer seryjny i wyjście Parallele. Dziękuję w odniesieniu do wcześniej
- 4-bitowy ładowalny szeregowego i szeregowego wyjścia rejestru przesuwnego - CLK: in std_logic; - DIN: w std_logic; - LOAD: w std_logic; - LOAD_DATA: w std_logic_vector (3 downto 0) ; - DOUT: out std_logic; --** Wstaw następujący między "architektura" i --- "rozpocząć" słów kluczowych ** sygnał REG: std_logic_vector (3 downto 0); --** Wstaw następujący po " rozpocząć słowo kluczowe proces ** (CLK) rozpocząć jeśli CLK'event i CLK = '1 'następnie if (LOAD = '1'), a następnie REG
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
