Reading wewnętrznych sygnałów przez testbench.

[dBUGGER]

Witam wszystkich,
Poprzez testbench (Verilog lub VHDL), jak mam czytać wartości sygnału moduł pod górę przez moduł?Jest to konieczne, aby dopasować i potwierdzą, czy program działa poprawnie.Proszę mi pomóc.Dziękuję.

Z pozdrowieniami,

 

[nand_gates]

W Verilog testbench jej bardzo prosty można zwrócić się do modułem sygnału w następujący sposób ..

top.sub_module.sub_sub_module.my_signal

Tu.jest używany do oddzielania hirarchy!

W VHDL Myślę, że trzeba użyć FLI!