Pytanie RTL

S

sree205

Guest
Cześć,
Zakładając, że z tego samego źródła zegara jest używany dla całego projektu, jakie są wady i zalety korzystania z wielu zawsze bloki różnych sygnałów, tzn. zawsze zablokować jeden sygnał i tak dalej?Myślałem, że to pomaga w debugowania.

Czy zaleca się używanie tylko jednego zawsze grupowe dla całego projektu?Jeśli tak, to różne sygnały, jeżeli posiadają one różne warunki, będą skoncentrowane w jednym bloku zawsze.Czy istnieje zaletą robi to w ten sposób?

 
Sree,

Nie jestem pewien, czy nie ma konkretnej odpowiedzi na Twoje pytanie.

Całkiem niedawno w jednej konferencji i poznali jedną z korzyści wynikających z zastosowania różnych zawsze grupowego dla różnych sygnałów, że to pomaga inżynier weryfikacji, aby uzyskać jego pokrycia kodu cel mniej testcases.

Można już dostałem odpowiedź ..Jak?

Każdy sposób jest zawsze dobrze jest mieć inny zestaw sygnałów (mam na myśli niezależne dla każdego) w różnych zawsze bloku.

Więcej dalszych widziałbym metodyki wykorzystania zawsze bloków jest zgodnie z celem do osiągnięcia z tego konkretnego bloku.Na przykład obok państwa dekodowania logiki FM.Szczególnej sytuacji lub w przypadku projektu można osiągnąć na wiele różnych sposobów, ale istnieją czynniki, które zdecydowały, który z nich wybrać.Niektóre z nich ..czytelność (zdecydowanie problemu podczas używania tylko jednego zawsze bloku), dalsze działania narzędzi EDA niech ma być symulator lub syntezy lub STA.

Dalsze I strongly disagree, że cały projekt powinien być zakodowane w jednym bloku zawsze.Na przykład, w jaki sposób chcesz / poradzimy sobie w przypadku mojego projektu wymaga więcej niż jednego FM?

Wiwaty

 
Czy istnieje jakiś dokument lub ręcznie na poparcie tego argumentu?Ja osobiście czuję, że jeśli nie zawsze r różnych bloków, to pomaga w zrozumieniu ogólnego punktu widzenia systemu trochę lepiej, niż gdyby jej nie bił na mniejsze.na zawsze bloków.ale jej tylko przypuszczenia.

 
Dobrze jest korzystać z wielu zawsze blok do opisania kodu.
Jeśli używasz tylko jednego bloku zawsze w kodzie, będzie funkcjonować w prawo.
ale w wyniku bardzo niskiej wydajności symulacji.
bo tak wiele sygnałów na liście czułości.

 
mówimy o synchroniczne projektu tutaj.tak, nie chodzi o wiele sygnałów na liście czułości.jeśli u patrz mój pierwszy post, to wspomniałem jednego źródła zegara są wykorzystywane.

 
Używając pojedynczego bloku jest zawsze złych praktyk projektowych.Jego trudne do utrzymania i debugowania.
Wiele zawsze blcok jest bardziej zorganizowanego podejścia.
W jednym zawsze styl kodowania, można odczytać sygnały, które są przypisane zawsze w tym samym bloku, co może eaisly wprowadzenia niezamierzonych błędów.Znowu trzeba być bardzo ostrożnym non-blocking i zlecenia zablokowania.

Znowu nie ma nic złego w korzystaniu funkcjonalnie zawsze blcok stylu kodowania, jej tylko wydaje się duży bałagan.
Hope it helps,
Aviral Mittal

 
Korzystanie z wielu bloków zawsze spowalnia symulacji, ponieważ dla każdego bloku zawsze kolejki wydarzenie spowodowało, który powoduje symulacji slow.If u korzystać z jednego bloku zawsze kolejki razie powstaje tylko po co pomaga w symulacji przyspieszenia.OK, w miarę zrozumienia wielu bloków kodu zawsze może pomóc, ale ur prędkości symulacji będzie spadać.Nie ma papieru na różne style kodowania, które pomogą w przyspieszeniu symulacji.
http://www.sunburst-design.com/papers/CummingsICU1997_VerilogCodingEfficiency.pdf

Dzięki,
Nithin
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 
Blodocking zadaniaDodano po 1 godzina 22 minut:To jest dobre

 
korzystania z wielu nie zawsze lub procesu jedynie ułatwić symulacji, ale także sprawiają, że bardziej skutecznym sposobem synthsis.customly jesteśmy skłonni są następujące zasady kiedy piszemy RTL kody: 1 funtion związanych kombinowanych logika zawsze lub proces 2 nie wiele zegarów zawsze lub proces o ile obwodów synchronizacji 3 mają FM w niezależną zawsze lub procesu, oczywiście istnieją inne zasady, można zapoznać się z papieru o synthsis
Ostatnio edytowane przez benzwishc dniu 14 czerwca 2006 11:15, edited 1 time in całkowita

 
Hi Nitin_eda,
i poczytać gazetę.We wstępie sam mówi, że jej przydatne dla modeli i hamownie.będzie mieć zastosowanie samych wytycznych dla RTL?

 
Na RTL nie ma znaczenia, jeśli u korzystać z jednego lub wielu zawsze bloku zawsze bloki, ponieważ syntetyzowane obwód w obu przypadkach będą takie same.

Dzięki,
Nithin

 
To ma znaczenia, czy masz zawsze jednym bloku z ogromną listę czułości vs wielu bloków zawsze tylko kilka sygnałów, które są ważne dla tego konkretnego kawałka logiki.

Po jednym bloku zawsze wiele sygnałów wejściowych zwykle zbiera się czegoś większego i bardziej skomplikowany niż wielu małych bloków zawsze.Można to łatwo sprawdzić poprzez spojrzenie na syntetyzowane wynik.Jeden wielki, zawsze jednym bloku jest trudniejsza do utrzymania, może być przyczyną powodu niezamierzonych sygnałów, i jest trudne do debugowania.

Symulacja może lub nie może przyspieszyć.To nie problem.Ważne jest to, że sprzęt jest modelowane i działa prawidłowo.Prędkość może być łatwo zwiększona poprzez zakup pamięci lub szybszy komputerów - zarówno stosunkowo chip dziś.Real sprzęt składa się z wielu małych bloków logicznych.

Ułatwić Ci życie przez kodowania z mniejszych bloków.

 
u widać w pytaniu pierwszym się na piśmie oświadczenie, że jest synchroniczna zawsze bloku.Więc jak to ur zawsze uruchamia się blok z zmiana sygnałów, inne niż zegar.ur gdy za pomocą jednego lub wielu zawsze blok blok zawsze z tym samym warunkiem uruchomienia, syntetyzowane ciruit będą takie same i za sure.Maintainability i debugowanie jest ur problem

 
Nithin, to nie oznacza, że jeden jest synchroniczna zawsze bloku.On po prostu mówi, że jest to projekt pochodzących jeden zegar.Tak więc, projekt najprawdopodobniej zawiera mieszaninę plażowe w domenie zegar i logiki kombinowanych.

 
Ok powiedzieć czy jest kombi i jeden zegar i powiedzieć dwa zegary, wtedy mogę korzystać ze wszystkich sygnałów zmiany w szczególności zegar zawsze bloku i wszystkie kombi logika zawsze w innym bloku.Myślę, że nie powinno być problemem w tej sprawie.
always @ (posedge clk1)
zacząć
........
koniec
always @ (posedge clk2)
zacząć
........
koniec
/ / Dla kombi
zawsze @ *
zacząć
........
koniec

Dzięki,
Nithin

 
Jeśli kombi Blok zawiera jeden stan maszyny to nie widzę problemu.Ale jeśli jesteś Maszyny do mieszania państwa w combo bloku, to masz problem (lub raczej poważne bóle głowy).

 
Jeśli ur przy synchronizacji jednego dou y zegar potrzeby signas wejście na liście wrażliwość? Zegara i reset powinno być stosowane.i jeżeli istnieje kombi logiki wewnątrz bloku to zawsze liczy się tylko symulacją.Wreszcie, wszystkie chcemy pomyślnego synthesizable kod RTL bez żadnych instalacji i przytrzymaj timeviolations i doskonały czas, który robi sprawy, jeśli kilka lub jeden zegar zawsze.

pozdrowienia
zjadliwy

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top