Pytanie o: conv_std_logic_vector

O

omar-malek

Guest
Witam wszystkich jest to poprawne VHDL: może ktoś mi wytłumaczyć: Data_reg = conv_std_logic_vector (13, 8) z: Data_reg = conv_std_logic_vector (13, 8); dzięki
 
ale ja wan znać znaczeń z conv_std_logic_vector (13, 8); 13? 8?
 
Hi Omer-Malek, Spójrz na link, który powinien Ci pomóc .. [Url = http://www.cs.sfu.ca/ ~ ggbaker / reference / std_logic / arith / conv_std_logic_vector.html] conv_std_logic_vector funkcja [/url]
 
Hi Omer-Malek, Spójrz na link, który powinien Ci pomóc .. [Url = http://www.cs.sfu.ca/ ~ ggbaker / reference / std_logic / arith / conv_std_logic_vector.html] conv_std_logic_vector funkcja [/url]
 
conv_std_logic_vector nie standardowa funkcja VHDL jest. należy używać to_unsigned lub to_signed z numeric_std zamiast. SLV
 
TrickyDicky, mówisz: "conv_std_logic_vector nie jest standardową funkcją VHDL" Czy std_logic_vector standart typu? Jeśli nie, to nie powód, aby go używać oprócz kompatybilności z innymi projektami?
 
Zapoznaj się z std_logic_1164 opakowaniu. std_logic_vector jest zdefiniowany jako: std_logic_vector TYP IS Array (NATURAL zakres) std_logic; Czy to standardowy typ wtedy? I nie domyślać, ponieważ pochodzi z std_logic (który jest podtypem std_ulogic), ale wszyscy mówią, że to, co zostało określone w std_logic_1164.
 
TrickyDicky, mówisz: "conv_std_logic_vector nie jest standardową funkcją VHDL" Czy std_logic_vector typ standart? Jeśli nie, to nie powód, aby go używać oprócz kompatybilności z innymi projektami?
conv_std_logic_vector jest zdefiniowana w std_logic_arith, który chcemy uniknąć. std_logic_vector jest zdefiniowana w std_logic_1164, które chcemy wykorzystać.
 
TrickyDicky, mówisz: "conv_std_logic_vector nie jest standardową funkcją VHDL" Czy std_logic_vector typ standart? Jeśli nie, to nie powód, aby go używać oprócz kompatybilności z innymi projektami?
Ogólnie mówiąc, kiedy ludzie mówią, że coś jest lub nie jest standardem w VHDL, co oznacza, że ​​jest lub nie zostanie zwolniony w Standard IEEE. std_logic_vector jest częścią standardu IEEE więc uważa się, "norma", natomiast conv_std_logic_vector nie jest częścią standardu IEEE więc nie jest uważany za "normę". Jak zauważył, że funkcja "to_unsigned" zrobi co conv_std_logic_vector "stara się osiągnąć" to_unsigned "jest częścią standardu IEEE. Kevin Jennings
 
więc będzie wytłumaczyć gdzie użyłem tej funkcji w moim projekcie i odbierać ramki folowing standardowe moja rama jest 16 bitów, tak aby wykryć tę klatkę używam licznik to licznik policzyć otrzymać bity i ten otrzymany bit ma wartość jak 11110000110.
 

Welcome to EDABoard.com

Sponsor

Back
Top