O
omar-malek
Guest
Witam wszystkich jest to poprawne VHDL: może ktoś mi wytłumaczyć: Data_reg = conv_std_logic_vector (13, 8) z: Data_reg = conv_std_logic_vector (13, 8); dzięki
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
conv_std_logic_vector jest zdefiniowana w std_logic_arith, który chcemy uniknąć. std_logic_vector jest zdefiniowana w std_logic_1164, które chcemy wykorzystać.TrickyDicky, mówisz: "conv_std_logic_vector nie jest standardową funkcją VHDL" Czy std_logic_vector typ standart? Jeśli nie, to nie powód, aby go używać oprócz kompatybilności z innymi projektami?
Ogólnie mówiąc, kiedy ludzie mówią, że coś jest lub nie jest standardem w VHDL, co oznacza, że jest lub nie zostanie zwolniony w Standard IEEE. std_logic_vector jest częścią standardu IEEE więc uważa się, "norma", natomiast conv_std_logic_vector nie jest częścią standardu IEEE więc nie jest uważany za "normę". Jak zauważył, że funkcja "to_unsigned" zrobi co conv_std_logic_vector "stara się osiągnąć" to_unsigned "jest częścią standardu IEEE. Kevin JenningsTrickyDicky, mówisz: "conv_std_logic_vector nie jest standardową funkcją VHDL" Czy std_logic_vector typ standart? Jeśli nie, to nie powód, aby go używać oprócz kompatybilności z innymi projektami?