[Przeniesiony] TSMC CMOS 180nm Maksymalna VDD

[lambchops511]

Witam wszystkich, jestem projektowanie dla TSMC 180nm. Co to jest VDD maksymalnie można używać? Jeśli zrobię mój szerokość tranzystorów do 250nm, mogę zwiększyć VDD? czy będę musiał korzystać z TSMC 250nm proces za to? Generalnie, jeśli mogę użyć 180nm TSMC, ale stworzyć kilka moich tranzystorów jako L = 250nm, to mogę po prostu traktować go jak TSMC 250Nm .. poprawić? Wielkie podziękowania.

 

[erikl]

Generalnie, jeśli mogę użyć 180nm TSMC, ale stworzyć kilka moich tranzystorów jak W = 250nm, to mogę po prostu traktować go jak TSMC 250Nm .. poprawić?

Nie, w ogóle! 1. Nie szerokości S jest kontrolowanie natężenia pola elektrycznego, ale długość L, czyli trzeba zwiększyć min. L! 2. Bramy tlenku grubość Tox ograniczenia Vgs i VGB, czyli jesteś (ewentualnie) nie dopuszcza się stosowanie znaku = 2.5V Vgs. Poproś odlewnię!

 

[lambchops511]

whoops. miałem literówkę w oryginalnej wiadomości. Miałem na myśli L = 250nm nie W = 250nm. Jak chciałbym zapytać odlewnię? Podobnie jak znaleźć adres email na TSMC stronie?

 

[erikl]

Jak chciałbym zapytać odlewnię? Podobnie jak znaleźć adres email na stronie TSMC

Tak;? Vgs (max) powinien również znaleźć w PDK doku. I mogą zaoferować 2,5 V opcję ich 180nm procesie ust oznacza: 2 inny tlenek grubości, więcej masek, 10-20% droższe). Ponadto, [URL = "http://www.mosis.com/design/flows/design-flow-scmos-kits.html"] mosis [/URL] mógłby dać tej informacji.

 

[lambchops511]

dzięki za odpowiedź. Wygląda muszę korzystać z 350Nm do 5V VDD.

 

[erikl]

... co sprawia, że ​​14V/μm boczne natężenia pola elektrycznego. 40% więcej niż w 10V/μm z 1.8V/180nm.