Przekazywanie parametrów do projektowania kompilatora

[amsut]

Napisałem kod Verilog dla mojego projektu, w niektórych sub module mam sparametryzowane im. Teraz jestem w obliczu problemu, że kiedy retranslate moich zachowań projekt poziomie bramy na poziomie projektowania, wszystkie moje parametr utrwala się na wartości domyślne i cant być zmiany. Czy jest jakiś sposób aby rozwiązać ten problem bez przepisywania każdego co oddziela kody dla każdej wartości parametru? Dzięki w zaawansowanych ....

 

[atena]

Spróbuj tego: opracowanie [nazwa_modułu] biblioteki WORK-param # [parameters_value maping] #-update pewnością problem będzie rozwiązać, ale będzie to dość nudne i masowe rzeczy.

 

[XHL]

Nie można używać parametrów w netlist poziomie bramy - być może można ustawić te prameters jak z wejściem bloki lub że może być skonfigurowany przez protokół i2c/spi. Kolejny łatwy sposób to umieszczenie wszystkich parametrów w jednym bloku, którego wyjście podłączyć do wszystkich innych bloków, które używają parametrów. W ten sposób można umieścić ten plik w obu rtl / symulacji bramy.