S
snoop835
Guest
Witam wszystkich,
Znam wyjaśnień na potokowym ADC w CMOS Circuit Design, layout i symulacji RJ Baker.I został dołączony schemat blokowy 3-bit ADC potokowego.Mój problem polega nie mogę w pełni zrozumieć równań zawartych w książce.Mam nadzieję, że ktoś może wyjaśnić te równania w prosty n łatwy do zrozumienia sposób.
************************************************** ***************
1-bitowy przetwornik ADC na etapie mogą być analizowane poprzez analizę punktu przełączenia każdego porównawczy dla idealnym przypadku.Od załączony wykres blok, zakładając, że wszystkie składniki są idealne, niech Vin1 stanowi wartość napięcia wejściowego, gdy pierwsze przełączniki porównawczym.Ten problem występuje, gdy
Vin1 = 1 / 2 * VREF
Pozytywne napięcie wejściowe na drugim porównawczego, vp2 można zapisać w postaci poprzedniego etapu, lub
Vp2 = (Vin-1 / 2 * DN-1 * Vref) * 2
Jeżeli DN-1 jest wyjście MSB z pierwszego komparatora i jest 1 lub 0.Drugi komparator przełącza gdy vp2 = 1/2Vref.Wartość Vin w tym miejscu, oznaczone jako Vin2 jest
Vin2 = 1 / 2 * DN-1 * Vref 1 / 4
Kontynuując w podobny sposób możemy zapisać wartość napięcia na pozytywny wkład trzeciego porównawczy w postaci dwóch poprzednich etapach, jak
VP3 = ((Vin-1 / 2 * DN-1 * Vref) * 2 - (1 / 2 * DN-2 * Vref)) * 2
, a trzeci przełącznik porównawczy gdy VP3 = 1/2Vref, co odpowiada punkt, w którym Vin się
Vin3 = 1 / 2 * DN-1 * Vref 1 / 4 * DN-2 * Vref 1 / 8Vref
Do tej pory ogólnego trendu można uznać, a wartość Vin można uzyskać w punkcie, w którym porównawczych Nth przełączniki etapie.Wyrażenie to można zapisać jako
Vin, N =
1 / 2 * DN-1 * Vref 1 / 4 * DN-2 * Vref 1 / 8 * DN-3 * Vref ....... 1/2n-1 * D1 * Vref 1 / 2n * VrefPoprzedniego wzoru nie obejmuje D0.Dzieje się tak dlatego D0 jest wyjście Nth porównawczy etapie.Doceniam wszelkie INPUT
Thks
Znam wyjaśnień na potokowym ADC w CMOS Circuit Design, layout i symulacji RJ Baker.I został dołączony schemat blokowy 3-bit ADC potokowego.Mój problem polega nie mogę w pełni zrozumieć równań zawartych w książce.Mam nadzieję, że ktoś może wyjaśnić te równania w prosty n łatwy do zrozumienia sposób.
************************************************** ***************
1-bitowy przetwornik ADC na etapie mogą być analizowane poprzez analizę punktu przełączenia każdego porównawczy dla idealnym przypadku.Od załączony wykres blok, zakładając, że wszystkie składniki są idealne, niech Vin1 stanowi wartość napięcia wejściowego, gdy pierwsze przełączniki porównawczym.Ten problem występuje, gdy
Vin1 = 1 / 2 * VREF
Pozytywne napięcie wejściowe na drugim porównawczego, vp2 można zapisać w postaci poprzedniego etapu, lub
Vp2 = (Vin-1 / 2 * DN-1 * Vref) * 2
Jeżeli DN-1 jest wyjście MSB z pierwszego komparatora i jest 1 lub 0.Drugi komparator przełącza gdy vp2 = 1/2Vref.Wartość Vin w tym miejscu, oznaczone jako Vin2 jest
Vin2 = 1 / 2 * DN-1 * Vref 1 / 4
Kontynuując w podobny sposób możemy zapisać wartość napięcia na pozytywny wkład trzeciego porównawczy w postaci dwóch poprzednich etapach, jak
VP3 = ((Vin-1 / 2 * DN-1 * Vref) * 2 - (1 / 2 * DN-2 * Vref)) * 2
, a trzeci przełącznik porównawczy gdy VP3 = 1/2Vref, co odpowiada punkt, w którym Vin się
Vin3 = 1 / 2 * DN-1 * Vref 1 / 4 * DN-2 * Vref 1 / 8Vref
Do tej pory ogólnego trendu można uznać, a wartość Vin można uzyskać w punkcie, w którym porównawczych Nth przełączniki etapie.Wyrażenie to można zapisać jako
Vin, N =
1 / 2 * DN-1 * Vref 1 / 4 * DN-2 * Vref 1 / 8 * DN-3 * Vref ....... 1/2n-1 * D1 * Vref 1 / 2n * VrefPoprzedniego wzoru nie obejmuje D0.Dzieje się tak dlatego D0 jest wyjście Nth porównawczy etapie.Doceniam wszelkie INPUT
Thks