Projektowanie PLL z FPGA na ostateczny projekt roku!

[arbalez]

Chcę swoją opinię na temat projektowania w pełni cyfrowe Phase Locked Loop. jest to dość łatwe do ostatecznego projektu roku? lub warto być projekt końcowy roku? mój wykładowca powiedział, że jest łatwe do projektowania takich pll z FPGA. i analogowa jest dużo trudniejsze. tak powinien postępować i czy projektowania analogowego? napisz swoje sugestie. tq.

 

[arunragavan]

oraz projekt ADPLL jest miły proste .. oraz wot u zrozumieć są podstawowymi elementami buildin w ADPLL Pierwszy to PFD następnie filtr dolnoprzepustowy i wreszcie DOC - oscyloskopu cyfrowego sterowania. Spróbuj symulować te bloki u wud uzyskać wyjście ur ADPLL .. zarówno fazy i częstotliwości, aby zablokować. Mam materiały na ADPLLs .. mogę wysłać je w razie potrzeby. w odniesieniu,

 

[arbalez]

Myślę, że to potrzebne. czy możesz przesłać pliki? to pisanie VHDL kod adpll gorączkowy jeden? dzięki.

 

[arunragavan]

Więc tutaj jest dokumentem, który zawiera informacje na temat ADPLLs cyfrowa Phase Locked Loop Mike DeLong 13 maja 2004 Temat temat tego papier techniczny będzie wdrożenie FPGA cyfrowych stopniowo zamknięte pętle. Nadzieję, że to pomaga w odniesieniu,