S
skycanny
Guest
Witam wszystkich chłopaków Korzystanie z narzędzi programistycznych dostarczanych przez Altera, I generowane DCFIFO LPM jak VHDL, którego głębokość wynosi 128 i których szerokość jest 16 bitów. Następnie instancja tej DCFIFO w top-level plik VHDL, a tam jest tylko ten jeden element DCFIFO w tym najwyższego poziomu pliku VHDL. Zrobić wcześniej symulacji ModelSim, wynik jest OK. Po realizacji projektu na Cyclone II urządzenia rodziny, mam simulaiton post przez ModelSim, jak również. Jednak wynik symulacji postu ma jakieś problemy. Po pierwsze, pierwsze słowo po "rdreq" aktywnych trwa 2 "rdclk" zegar. Po drugie, po "rdreq" nieaktywne i ponownie aktywny, jeden danych przegrywa. I zrobić to samo. z wyjątkiem Cyclone, urządzenia rodzina Stratix, symulacji post jest dobry. Tak więc, nie wiem resons dla tych problemów. Jeśli pominąć te problem, DCFIFO LPM dawki dobrze na rzeczywiste rodziny Cyclone II urządzenia. Każda pomoc będzie mile widziana!