problem z instancję Xilinx RAMB16 w synplify

[agump]

I instancję RAMB16 z virtex4 w verilog źródło i synteza go w synplify_pro.My używać Bram portów szerokość 1.W synplif_pro ostrzeżenia wskazujące, że port powinien być szerokość 32.I sprawdził unisim.v z synplify i stwierdziliśmy, że port jest zadeklarowany w taki sposób:
wyjście [31:0] DOA;
wyjście [31:0] DOB;
I ten modifyed deklarują w taki sposób:
wyjście [READ_WIDTH_A -1: 0] DOA
To ostrzeżenie zniknie.Wygląda na to, że istnieje problem z synplify_pro.I nie może być pewny tego.Pls podać kilka uwag.dzięki.