problem projektowania PLL

[jupitorcuu3]

Używam ADF4112 z ADI
to żadnego problemu dla częstotliwości wyjściowej w RF przy zmianie frequecy odniesienia hałas fazy lub jitter.
hoe to dokonane wyjście?

 

[wzd]

Wyjścia PLL śledzi wszystkie aspekty odniesienia.Bez względu na stosunek wydajności do odniesienia jest takim samym stosunku jak wyjście Odchylenie w stosunku do dryfu odniesienia i samego stosunku, jak zmiana fazy odniesienia.

Wszystkie powyższe ceny są na zmianę mniej niż przepustowość pętli PLL.Oznacza to, że poniżej pętli pasma hałasu etap polega na pomnożona odniesienia, a przede pętli pasma hałasu fazie jest to, że VCO.