problem LEC na DC 2006,06?

[bravobravo]

Problem LEC na DC 2006,06?

Przy stosowaniu DC 2004,06 jak nasze narzędzia syntezy, nie mamy problemu na LEC dla RTL sesji bramy.

Ale kiedy przy DC 2006,06, to sprawozdanie, które nie są LE (przy użyciu tego samego prostego skryptu do syntezy RTL).

I referencyjnych RTL jest procesor USB lub 16 bitów.

Każdy, kto ma problem i może ktoś mi powiedzieć jak rozwiązać ten problem?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Płaczący lub bardzo smutny" border="0" />

 

[niuniu]

Dzieje się tak dlatego dc używa wielu wysokiej syntezy na poziomie, który sprawia, że LEC bardzo trudne.jednym ze sposobów jest umożliwienie DC pisać svf pliku i formalności użytkowania.ale jeszcze tam znaleźć to abort.

Czy stosowanie compile_ultra?jeśli tak, to spróbuj użyć tych opcji, jak
compile_ultra-no_autoungroup-no_boundary_optimization-no_seq_output_inversion-exact_map
można zauważyć, że DC ma z kolei na wielu optymalizacji jako domyślny.

jeśli QoR ma zbyt dużej różnicy, a bardzo zależy Ci na LEC, skorzystaj z kompilacji, przez większość czasu, comformal LEC może przejść z analizy datapath, ale jeśli ograniczeń jest zbyt napięty, niektóre datapath logiki wciąż nie udało się zdać.

 

[rameshsuthapalli]

Witam wszystkich,

karczma svf pliku DC zapisze zmiany projektu happned w syntezie jak namming chnges dla netto i informatyka (uniqufing style nazewnictwa).
grupowanie i rozgrupowanie styles.in poprzednich vershions w DC tam r nie tyle algorithems complx zaangażowane w syntezę tak LEC w stanie zrozumieć changes.so DC lepiej używać formalności lub ur namming zmian zasad (netto i informatyka) na Verilog.

BR,
Ramesh

 

[KPK]

Cześć
I również w obliczu takich problemów z różnymi wersjami.switch in the set flatten model
command.

Spróbuj-seq_constant
przełącznik ustawić wyprostować
polecenia model.

Daj mi znać, czy działa.
N użyliśmy Cadence (Verplex) LEC ...