problemów projektowych w 74ls74 przez Verilog

[MRFGUY]

Witam, ja po prostu zacząć się uczyć HDL i decyduje się na studia Verilog. Staram się pisać D-FF (74ls74), ale pokazuje błędy. Widziałem D-FF przykład, ale te nie obejmują ustawienia i jasne. Co złego w moim programie? Proszę mi pomóc. Dziękuję bardzo. Oto mój program przy użyciu Xilinx [color = blue] moduł dffpc (d, q, preset, jasne, clk), wejście d, preset, jasne, clk, wyjście q; reg q; always @ (posedge clk lub posedge jasne lub posedge preset) begin if (preset) begin if (clear) q

 

[nand_gates]

Musisz zmodyfikować kod w następujący sposób ur ... Zarówno asynchronicznych SET i RESET są obsługiwane w ten sposób ... Tu, w tym kod ustawienie ma priorytet nad zresetować ...

 moduł dffpc (d, q, preset, jasne, clk), wejście d, preset, jasne, clk, wyjście q; reg q; always @ (posedge clk lub posedge jasne lub posedge preset) begin if (preset) q

 

[MRFGUY]

Witam, ja po prostu zacząć się uczyć HDL i decyduje się na studia Verilog. Staram się pisać D-FF (74ls74), ale pokazuje błędy. Widziałem D-FF przykład, ale te nie obejmują ustawienia i jasne. Co złego w moim programie? Proszę mi pomóc. Dziękuję bardzo. Oto mój program przy użyciu Xilinx [color = blue] moduł dffpc (d, q, preset, jasne, clk), wejście d, preset, jasne, clk, wyjście q; reg q; always @ (posedge clk lub posedge jasne lub posedge preset) begin if (preset) begin if (clear) q

 

[nand_gates]

Musisz zmodyfikować kod w następujący sposób ur ... Zarówno asynchronicznych SET i RESET są obsługiwane w ten sposób ... Tu, w tym kod ustawienie ma priorytet nad zresetować ...

 moduł dffpc (d, q, preset, jasne, clk), wejście d, preset, jasne, clk, wyjście q; reg q; always @ (posedge clk lub posedge jasne lub posedge preset) begin if (preset) q