Poziom symulacji Brama

[wisemonkey]

Witam, próbuję przejść przez samouczek vcs aby zorientować się poziom symulacji bramy Mam już syntetyzowane projektu (na którym pracowałem przez ostatni semestr) Teraz staram się problem (od bibliotek toshiba chroniły tag w nich) vcs + v2k-sverilog top.v tb.v design.postsynth.v-y ./lib/verilog/tc240c + libext +. tsbvlibp Jednak ja nadal pojawia się błąd, co złe szyfrowania w jednym pliku biblioteki i na znak " chronione "Dzięki za wszelkie sugestie

 

[ljxpjpjljx]

czytałeś sdf?

 

[wisemonkey]

nie. I stworzył netlist (design.postSynth.v) plik przy pomocy zapisu (format Verilog) polecenia dc_shell. Jak na razie nie teraz procedury / polecenia do tworzenia sdf. Dzięki [size = 2] [color = # 999999] Dodano po 18 minut: [/color] [/size] Oto przepływu zrozumiałem z ogólnego czytania i moich kursach: (Jestem pewien, że są brakujące części, zwłaszcza po syntezy proszę mnie poprawić) Design (pisanie kodu Verilog od specyfikacji) funkcjonalne symulacji (tylko plik projektu i testbench) Synteza (strefy / sprawozdawczość, czas biblioteki z projektu plik projektu) symulacji syntezy Post (przy pomocy samego testbench jak w punkcie 1 i plik netlist uzyskane w kroku 3 i źródeł biblioteki) Miejsce i Route (jestem jeszcze zbadać to jednak tyle czytałem: zautomatyzowany proces przy pomocy narzędzi i plików netlist)

 

[wisemonkey]

hmm ktoś może dać mi znać, jeśli robimy to jest lepszy lub gorszy, tak, że mogę kontynuować czytanie / wyszukiwanie, jeśli się mylę. Dzięki za wszelkie sugestie

 

[randyest]

Adnotacji SDF, czy nie ma nic wspólnego z błędem o szyfrowaniu. Czy możesz podać dokładnie komunikat o błędzie? I być może w stanie pomóc, jeśli możesz podać szczegóły.

 

[wisemonkey]

Pewnie o to dokładnie błąd: (po kilku parsowania plików poprawnie)

Protected kod nie został stworzony przez VCS - nie potrafi dekodować. Błąd-[BE] Bad szyfrowania Wprowadzenie szyfrowania zewnątrz modułu lub w innym zakresie. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: Token jest "` protected '`protected ^

 

[randyest]

Wygląda na to, zaszyfrowane modelu zaszyfrowanych przez narzędzie inne niż vcs. Może NCVerilog lub innego narzędzia FPGA? W moim szyfrowania doświadczenie jest narzędzie specyficzne. Może zwrócić się do producenta / fab jakiego narzędzia są szyfrowane go i sprawdzić, czy mogą ponownie zrobi to za vcs? Niestety nie mogę być bardziej pomóc.

 

[wisemonkey]

hmm jej na moim komputerze uczelni więc będę musiał porozmawiać z administratorem laboratorium. Dzięki za wskazanie go

 

[asicganesh]

Możesz użyć write_sdf wygenerować sdf z dc_shell się

 

[randyest]

[Quote = asicganesh] Możesz użyć write_sdf wygenerować sdf z dc_shell się [/quote] Czy ja czegoś brakuje? Jak myślisz, dlaczego SDF adnotacji nie ma nic wspólnego z problemem szyfrowania? Według jego komunikat o błędzie, vcs jest, mówiąc, że nie może odszyfrować modułów (niektóre prymitywne komórki.) Nawet jeśli SDF adnotacji nie (co nie mamy dowodów) vcs oczywiście nie może odszyfrować coś. Dzieje się przed SDF adnotacji. Deszyfrowanie nie. Adnotacji SDF najwyraźniej nie ma nic z tym zrobić. Albo ja czegoś brakuje? Proszę wyjaśnić swój pomysł dokładniej więc możemy zrozumieć.

 

[heartfree]

Zgadzam się z randyest. Należy problem łańcucha narzędzi, spróbuj ncsim.

 

[pini_1]

Dla projektu sieci i symulacji projektu w RTL, po NGD i poziom bramy. Możesz również zapoznać się chociaż użyłem darmo VHDL symulator a mianowicie GHDL, http://bknpk.no-ip.biz/my_web/IP_STACK/synt_ngd_1.html

 

[wisemonkey]

Dziękuje wszystkim, zwłaszcza randyest. Biblioteka została szyfrowane kadencji narzędzia (ncverilog) i nie mam ncverilog domyślnie w mojej zmiennej PATH. W każdym razie, że została ustalona przez edycji cshrc, teraz mogę go uruchomić symulację z ncsim, również mam kilka błędów walki choć zgłasza się ponownie, jak przejść przez bramę dzięki symulacji poziomu pini ale użyłem narzędzia FPGA dla procesu jednak tym razem chcieli iść pełną ASIC przepływu [size = 2] [color = # 999999] Dodano po 39 minut: [/color] [/size] Więc następne pytanie brzmi: przypuszczam ważne jest, aby używać

 spłaszczyć i uniquify

, jakbym modułów w innym pliku? Thats dokładnie tam, gdzie utknąłem obecnie jak mogę netlist ale myślę, bo mam FIFO poza projektowania (które mam instancji w zakresie projektowania) nie mogę zasymulować prawidłowo Czy to prawda? Czy jest jeszcze coś, co trzeba sprawdzić?

 

[wisemonkey]

Hi everyone, mam prośbę może ktoś zamieścić poradnik dla ncverilog - szczególnie koncentrując się na symulacji bramy poziomie. Mam który jestem aktualnie czytania, jeśli to rozwiązuje mój problem wyślę. Plus byłoby naprawdę wspaniale, gdyby jej nie tylko polecenia, ale może coś wyjaśnione krok po kroku, być może z niektórych konstrukcji referencyjnej. Oto sytuacja: czytam 3 plików i stworzył netlist dla projektu, który wygląda tak:

 FIFO - DESGIN - FIFO

Każda kolejka ma swoją własną pamięć, ale nie mogę go używać w generacji netlist (I ' m nie do końca jasne, dlaczego, ale jak wiem, wspomnienia nie powinny być syntetyzowane), tak w zasadzie, gdy ncsim rozpoczyna się prezentuje z błędem w kilku portów nie jest podłączony i mam błąd symulacji identyczne funkcjonalne błąd symulacji, kiedy zbabrałem połączeń FIFO. Wiem, że te informacje mogą nie wystarczyć do komentowania, ale chciałbym docenić samouczek, jak również, postaram się przejrzeć. Dzięki

 

[wisemonkey]

Okazuje się, że jej nie problem z narzędzi już. I był przy ncverilog poprawnie jednak teraz musi być debugowane na poziomie bramy (od Weryfikacja funkcjonalna i syntezy okazuje się być prawidłowa). I patrząc na ilość sygnałów w post netlist syntezy, jej trudne nawet myśleć o debug więc na razie mam przestał działać w kierunku miejsca i trasy, która została następny w kolejce.