powiedz mi błąd w tym programie

[ashishjindal76]

hi ludzie jak ru wszystkich. hej mam do czynienia problem jak zwykle. Zarzuty sprawdzić prosty program, który jest podany poniżej moduł LED (HEX, LED), HEX wejście, wyjście LED; reg LED, zawsze @ (HEX) rozpocząć przypadku (HEX) 1'b0: LED = 1'b1; / / 1 1 "b1: LED = 1'b0; / / 2 domyślnie: LED = 1'b0; / / 0 end endcase tego programu było compliled i syntetyzowane za pomocą ISE 5.2 / ten program kompiluje się i syntezy bez błędu lub ostrzeżenia. teraz tu pojawia się problem, kiedy i dać ograniczenia na kołki do tego pliku z powodzeniem genrates bitowego pliku, jak również z powodzeniem plik mcs jest genrated. gdy plik mcs jest ładowany do FPGA prom to doesnot wykonuje. Czy ktoś może mi powiedzieć, y to happeneing. co może być błąd tutaj. co jest możliwe rozwiązanie. Używam spatranIIE XC2S300E FPGA na płycie dostarczone przez Memec. thanx z góry. ashish

 

[mc&fpga]

nie można symulować ten kod? Myślę, że nie można korzystać z pinem czele z reg (LED) o tej samej nazwie. Zmiana nazwy reg i assigne wyjście (LED) netto do itssignal.

 

[vkchau]

W kodzie, szerokość HEX jest 1-bitowy. Więc LED jest zawsze '1 '. LED nie jest być '0 '.

 

[ashishjindal76]

Drodzy Mc i FPGA jeśli u chcą, aby uzyskać wyjście w porcie wyjściowym muat portu przypisany jako rejestr lub drut, a następnie tylko u będą w stanie uzyskać wynik w porcie. Ashish zakresie