Potrzebujesz wytyczne do wyjściowego pytania związane NRZI

  • Thread starter moonnightingale
  • Start date
M

moonnightingale

Guest
Potrzebuję wytyczne, aby uruchomić to pytanie verilog. Mam napisać kod verilog że wyświetli strumień NRZI danych. Czy u uprzejmie wyjaśnić mi, jak się do tego zabrać.
 
NRZI to najprostszy jeden. Jeśli pokażesz swoją próbę, pomożemy.
 
Prosimy daj mi linię Broder przewodnika, jak rozpocząć, rzeczywiście Studiuję Verilog po dwóch latach. Wiem wszystko abt poziom bramy, poziom zachowanie ale ja jestem zmieszany, jak dać wkład w Verilog i jak się do tego zegara, co pamiętam używać dać zegar podczas korzystania z FPGA Spartan 3E zestaw używając go własny zegar 25 MHz kryształu, jak generuje zegar oprogramowania kod B / C w FPGA zestawu przy podejmowaniu plik UCF, i służy do definiowania pin do użytku zegara i kod, aby wybrać zegar stamtąd
 
W swoim 1 wysyłania, ty państwa "... pisać kod verilog który akceptuje dane szeregowe i zegar ...". Twój (syntezowalnych) moduł Verilog po prostu listy 'Zegar', "reset" i "serial_data_in" jak wejść i "nrzi_data_out" jako wyjście - taki sam jak najwyższym poziomie modułu, którą widzieliśmy w aplikacji ISE Xilinx. Istnieje gazillion stron internetowych, które wyjaśniają, jak ułożyła prosty moduł Verilog i napisać prosty testbench verilog je zweryfikować. Jeśli dobrze rozumiem Twoje pytanie, nie należy przejmować się, gdzie zegar, reset, DIN, DOUT pochodzą. Musisz tylko być zaniepokojony logiki przekonwertować z NRZ do NRZI.
 
W Twoje 1-ty delegowania, to stan, "... pisać kod verilog który akceptuje dane szeregowe i zegar ...". Twój (syntezowalnych) moduł Verilog po prostu listy 'Zegar', "reset" i "serial_data_in" jak wejść i "nrzi_data_out" jako wyjście - taki sam jak najwyższym poziomie modułu, którą widzieliśmy w aplikacji ISE Xilinx. Istnieje gazillion stron internetowych, które wyjaśniają, jak ułożyła prosty moduł Verilog i napisać prosty testbench verilog je zweryfikować. Jeśli dobrze rozumiem Twoje pytanie, nie należy przejmować się, gdzie zegar, reset, DIN, DOUT pochodzą. Musisz tylko być zaniepokojony logiki przekonwertować z NRZ do NRZI.
Click to expand...
Napisałem ten kod, plz mi pomóc jestem coraz trzy błędy w jaki sposób możemy użyć reset w tym nrziout modułu kodu (nrzi_data_out, zegar należy zresetować , serial_in); nrzi_data_out wyjście; zegar wejście, reset, serial_in; reg nrzi_data_out; początkowy rozpocząć zegar = 1'b0; zawsze # 10 = zegar zegar ~; end / / NRZI ma przejście na zegar boundry jeśli bit transmitowany jest logiczne 1 / / i nie ma przejścia, jeśli bit jest 0 always @ (zegar posedge) zacząć if (serial_in == 1) nrzi_data_out = ~ nrzi_data_out; inny nrzi_data_out = nrzi_data_out; endmodule koniec
 
Myślę, że trzeba zrobić coś więcej nauki / czytania. Są to bardzo podstawowe pytania Verilog, które można znaleźć na większości stron internetowych. Zazwyczaj powinieneś mieć 2 moduły, jeden moduł zawiera projekt i drugi moduł zawiera testbench. Moduł projektowania należy instancji w testbench modułu. Oto link do wyraźnego przykład: [url = http://www.cecs.csulb.edu/ ~ rallison / Verilog_Examples_Table.htm] Przykłady Verilog [/url] Spojrzenie na 2 do 1 mux. Wasze pokolenie zegar i wstępne oświadczenie iść w testbench modułu. Należy również podkreślić, to zresetować w flip flop kod.
 
Ok napisałem ten kod do pojedynczego bitu, jest to kod ok Jak mogę przekonwertować to wejście do strumienia modułu NRZI (out, in, CLK); się reg wyjście; wejście w, CLK, zawsze @ (posedge CLK) begin (w == 0) rozpocznie się out =; końca else begin out = out ~~~HEAD=dobj; endmodule end end
 
W związku, że pod warunkiem, "32-bitowy rejestr" przykład pokazuje, jak zresetować flip flop. Również spojrzeć na "32-bitowy Testbench Rejestracja", to pokazuje jak zainicjować "nzri" moduł w testbench. To wszystko, co musisz zrobić.
 
Plz siedzę mi pomóc, prosimy wysłać mi kod i będę pisać hamowni siebie
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top