Potrzebujesz pomocy w kodowaniu Verilog dwukierunkowy port tak.

[GoldServe]

Hi Guys, Potrzebuję Verilog pomocy kodowania. Próbuję napisać machiny państwowej, które robi to, co ślad logiki poniżej nie. USB Data Bus jest dwukierunkowy port USB Sygnały są sygnały sterujące w chip. WR # i FRD # są do odczytu i zapisu błyska w chip sygnały JTAG to standard JTAG sygnały się i TDO (IO35) jest w chip Jeśli spojrzeć na ślad, zobaczysz, że w czasie t +3.2355 godz FRD # idzie niska, a dwukierunkowego portu zmienia kierunek od razu, a dane są wyprowadzane na szynę danych. Każda pomoc w kodowaniu coś takiego byłoby pomocne!

 

[avimit]

Hi 1. W czasie t +3.2355 godz FRD nie zmienia się, jego WR, który zmienia się 2. Nie widzę wskazania zmiany kierunku magistrala danych w dowolnym miejscu projektu, więc danych (?) Wygląda jak jednokierunkowy autobus zamiast dwukierunkowej magistrali 3. Jeśli możesz mi dać jasne wyjaśnienie, będę w stanie pomóc. Myślę, że jej trochę proste hanlde bi-di autobus w VHDL lub Verilog. Zł, Avi http://www.vlsiip.com

 

[GoldServe]

Jeśli przyjrzeć się dokładnie na 3,2355, E Kursor, Będziesz w rzeczywistości zobaczyć FRD go na niskim poziomie. Co przegrody mnie to, że gdy FRD idzie niski, magistrala dostaje wartość, która została wypchnięte z poprzedniego cyklu JTAG tak to rzeczywiście jest to magistrala dwukierunkowa. To prowadzi mnie do przekonania, że tri-state kontrolę nad magistralą jest wykonywana przez kontrolera i tri-state w tylko podłączyć do FRD, ponieważ nie ma opóźnienia przy FRD idzie niska, kiedy dane zostaną wprowadzone do magistrali danych. Proszę powiedzieć, czy moje przypuszczenia były słuszne! Dzięki!