potrzebuje pomocy na problem projektowania LDO

M

morix

Guest
Witam, miałem pewne trudności projektowania LDO z następujących specyfikacji: napięcie 1.2V napięcia 1V prąd wyjściowy Zakres napięcia 10uA ~ 100uA obszarze układu muszą być małe (duże rezystory rozmiar nie może być używany) inne specyfikacje r trochę drobnych konstrukcji jest smple LDO składający jeden PMOS mocy MOS, 2 rezystory i op-amp. Problemem jest to, że spotkałem się od żądanego napięcia wyjściowego 1V i prąd wyjściowy jest w ~ uA. Dlatego opór musi być ~ Mohm skalę, która musi być duże w układ. Więc szukam jakiejś rzeczy zastąpić duże rezystory lub pewnych modyfikacji na strukturę LDO, aby rozwiązać ten problem. Próbowałem zastąpić duże rezystory z diodą-podłączone obciążenia (PMO), ale pojawią się inne problemy, na przykład, dioda podłączonego obciążenia, który jest podłączony pomiędzy wyjściem i op-amp, jego odporność będzie się różnić, gdy zmienia się obciążenie wyjścia . Tak więc, nie możemy wymyślić stabilne napięcie wyjściowe przy 1V. Czy ktoś może dać mi pomóc tutaj?
 
Niestety, aby uzyskać dobry LDO z dobrym dopasowanie, wydajność, zalecane jest użycie rezystorów o opinię. Jeśli kompromis i spalić około 5uA w ciągu rezystor, otrzymasz o 200kOhms z wyjściem 1V. Możesz spróbować sprawdzić, czy można dokonać dodatkowych kompromis dopasowanie przy użyciu bardzo wysokiej rezystory ro arkuszy, takich jak nwell res. Lub zbliżonych. Jeśli korzystasz z diody podłączone urządzenie zamiast rezystorów, czy napięcie wyjściowe nie będą mogli swobodnie przemieszczać się w warunkach obrotowy jak diody podłączone urządzenie będzie stanowić podstawę do niskiej impedancji węzła i zacisk napięcia wyjściowego.
 
Jeśli dioda związane mos może rozwiązać problem, istnieje wiele osób w ten sposób. można użyć zewnętrznego res regulować coltage wyjścia, jeśli obszar rezystora jest najbardziej czynnikiem, który zawęzić projektu.
 
mu ..... jestem świeży w LDO, ale jakieś pytanie chciałbym zadać pytanie: 1> napięcie uspply jest 1.2V .... jak o napięcia odniesienia? 2> Vo jest 1V, tak więc moc PMOS (PPMOS) rozmiar ... będzie ... Przy okazji, jak o dodanie napięcia buforowej między AMP i PPMOS? I odszkodowania częstotliwość za pomocą? Czy jest możliwe, aby dodać więcej dopływ prądu? Ponadto, wydaje się to należy zwrócić uwagę podczas ładowania @ nie najniższą i largeest .. może uzyskać ....... ..... że szczęśliwy ... do Ciebie. Przepraszam, że rzeczywiście nie daje żadnych sugestii ve + ......
 
zewnętrznych res i duże pasywne res może nie być możliwe w moim przypadku. Becoz ostatecznym celem tego układu jest implant do organizmu. Dlatego nie ma dużych pasywne res i nie wymaga zewnętrznego komponentu mogą być użyte. Ustawić napięcie odniesienia na około 0.5V. freq odszkodowania odbywa się na wyjście z PO i wyjście LDO.
 
Są odpowiednie wymagania prądu wyjściowego? Wydaje mi się, prąd spoczynkowy. A jeśli rzeczywiście jesteś potrzeby tak niski prąd wyjściowy, pasożytniczych bieguna będzie ból w dupie dla Ciebie, jeśli chcesz wprowadzić ten LDO bez wew-cap. O rezystory. mmm, nie sprawdziłeś inne opinie topologii? Chciałbym zachować te rezystory na chip, łącząc je z Highres poli, a jeśli nie liczyć się z tej warstwy, warstwa diffussion z technik układ drobniejsze pomoże zminimalizować obszar. Można zrobić bardzo dobry capfree LDO z 500x500 obszarze układu um.
 
Różni się ona od napięcia odniesienia nie są zaprojektowane, aby każdy prąd w obwodach (one są po prostu być podłączony do bramy ttor jest). Powtarzam, dla twojej specyfikacji, a następnie odpowiedź na post. Jestem pewien, że nie jest wymagany prąd wyjściowy.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top