potrzeba weryfikacji formalnej w FPGA vs ASIC RTL?

[FLEXcertifydll]

W weryfikacji FPGA prototyp, FPGA netlist jest kilka różnych od netlist ASIC. Należy wziąć weryfikacji formalnej, jeśli istnieje rozbieżność, jak to ukryć? Takie jak ASIC IP -> IP FPGA .......?

 

[sunms]

Szczegółowe informacje potrzebne!

 

[tony_taoyh]

Wiem, Synopsys działa w tej sprawie z Xilinx ... Sprawdzić Formatlity między FPGA netlist i RTL, a następnie sprawdzić formalność między ASIC netlist i RTL, po tym, myślę, że możemy umieścić "=" między ASIC netlist i netlist FPGA z większą pewnością. Nadzieję, że pomoże ...

 

[bendrift]

czasami RTL powinny być modyfikowane w celu dopasowania do struktury FPGA. jest konieczność podjęcia fomaltiy sprawdzić?