Porozmawiajmy o pin multipleksacji

[user_asic]

Chłopaki, Kiedy robi multi-FPGA projekty, nie są czasy, ty (lub narzędzie CAD) przypadkowo dodaje non multi-cykl netto lub kombinowaną sieci poprzez czas Division Multiplexing (TDM) logiki po partycjonowaniu. Dodawanie takich sieci TDM do logiki może prowadzić do błędnego działania. Jakie są niektóre z technik służących do wykrywania tego typu błędów? uA

 

[Blowfishie]

Szukasz automatycznym sprawdzeniu czy będzie podręcznik zrobić? Instrukcja wyboru jest otworzyć zsyntetyzowany projekt w sprzedawcy narzędzia edytora FPGA i drążyć w logikę aby sprawdzić, czy został on syntetyzowany zgodnie z oczekiwaniami. Jeśli szukasz zautomatyzowany, chciałbym napisać skrypt Perl (lub podobne) na parsowanie się mapowanego netlistę.