D
djnik1362
Guest
witam mam 8-bitową szynę danych, które łączą kilka Zderzaki i Zamki do microcontrller AVR. Chcę połączyć FPGA do BUS, więc można komunikować się z FPGA. I podjąć decyzję o zastosowaniu 8-bitowy zatrzask pasza BUS danych FPGA jako wejście i 8-bitowy bufor, aby uzyskać dane z FPGA i wysłać do magistrali danych. Mógłbym użyć "Inout" struktury FPGA, ale wolę za pomocą powyższej struktury. Załóżmy, że mam 5 oprogramowanie bloku w FPGA, które mają 8-bitowe wyjście, które muszą karmione BUS. I połączyć A15-A13 magistrali adresowej do FPGA, więc można wybrać 8 bloków z FPGA. Używam 8x1 8-bit MUX w FPGA, że z A15-A13 sygnałów i sygnału RD wybrać wyjście bloki, aby połączyć się BUS. I decyduje się na utworzenie 3 Oprogramowanie bloków, które mają 8-bitowe wejścia z magistrali danych. Mój pomysł jest użycie DEMUX na FPGA i 3 8-bitowy przetwornik D-FF dla każdego bloku, który z "posedge" WR zatrzask-up danych sygnał BUS do właściwego D-FF. Piszę kod w VHDL i symulacji tej struktury Xilin ISE 9.1 i działa poprawnie. Muszę swoje pomysły, że jeśli ta konfiguracja działa w praktyce. Dzięki za wsparcie.