S
s3034585
Guest
hi guys
Staram się symulować za pomocą magistrali danych hyperlynx.16bit autobus pochodzi z MCU (66Mhz) to bufor, FPGA, FLASH, CLD, tłumaczy szczebla.Bufor jest Tri State dwukierunkowe.przy obciążeniu i ibis pliku bufora dosnt pokazać możliwości przedstawienia go jako wejścia, gdy FPGA jest jazda autobusem danych i MCU jest odczytywania danych.
Nie mogę zrobić symulacji odwrót, gdy MCU jest jazda autobusem i pisanie na FPGA, FLASH, CPLD.ma jedno w jaki sposób skonfigurować bufor jak indput i symulacji autobusowego przy FPGA jest jego prowadzenia.
dzięki
Tama
Staram się symulować za pomocą magistrali danych hyperlynx.16bit autobus pochodzi z MCU (66Mhz) to bufor, FPGA, FLASH, CLD, tłumaczy szczebla.Bufor jest Tri State dwukierunkowe.przy obciążeniu i ibis pliku bufora dosnt pokazać możliwości przedstawienia go jako wejścia, gdy FPGA jest jazda autobusem danych i MCU jest odczytywania danych.
Nie mogę zrobić symulacji odwrót, gdy MCU jest jazda autobusem i pisanie na FPGA, FLASH, CPLD.ma jedno w jaki sposób skonfigurować bufor jak indput i symulacji autobusowego przy FPGA jest jego prowadzenia.
dzięki
Tama