Pomoc potrzebna Verilog

[pranavam]

Plz help meMam następujące wątpliwości w VerilogModuł parallel_1 (Strobe, data_inp, le1);
wejscie [6:0] data_inp;
Strobe naliczonego;
output [34:0] le1;
reg [34:0] le1;
i integer = 0;

always @ (posedge Strobe)
zacząć

przypadku (i)
0: le1 [6:0] <= data_inp;
1: le1 [13:7] <= data_inp;
2: le1 [20:14] <= data_inp;
3: le1 [27:21] <= data_inp;
4: le1 [34:28] <= data_inp;
default: I = 11;
endcase
i = i 1;
koniec
endmoduleNa wyjściu ...le1 rejestru nie ma wartości .... Dlaczego??przypadku "i" nie wykonuje mnie ....plz help me ...

 

[banjo]

Cześć,

Co masz na myśli mówiąc "le1 rejestru nie ma wartości".Jeśli do tego rejestru nie pociąga innych logiki czy nie jest podłączony do portu IO, kompilator zoptymalizuje jej.Czy to co się dzieje?
Jeśli le1 zawiera same zera lub tylko losowe bity, to czy jesteś pewny, że data_inp działa i ma dobre dane na nim?W oświadczeniu przypadku próby zastąpienia data_inp z zapisane wartości lub innych znanych wejść dobre.Jeśli te pojawiają się w wynikach to można określić, które części zestawienia przypadku pracujemy.
Czy na pewno Strobe jest faktycznie uzależniony i przełączanie?Jeśli Strobe tkwi w statycznych nic poziomie logiki ulegnie zmianie!
Wreszcie, należy pamiętać, że jeśli działa w symulacji, ale nie w prawdziwym krzemu.Sprawdź Pinouty!Najbardziej prawdopodobną przyczyną jest to, że został popełniony błąd w wyprowadze.Wyprowadze NIE są wykorzystywane w symulacji, ponieważ łączysz się sygnały testbench nazwy.Dlatego kwestie pinout nigdy nie można się zarazić w symulacji.

 

[echo47]

Nie zainicjowany "le1", więc będzie w tym wszystkie bity równe X.

Jak sugeruje banjo, nie wykazały nam testbench.Jakie sygnały można mieć zastosowanie do "Strobe" i "data_inp?Po zastosowaniu "Strobe" impulsów "i" powinno przyrost dobrze, dopóki nie wpada "default" sprawy.