Pomóż mi z mojego kodu Verilog, że łączenia bitów danych

B

Bartart

Guest
hola! to jest mój kod, jak widać mojej pracy jest concate częściowego bitów danych XXX1XXXX gdzie x to dane z cntDataIn MCirqMask [7:5]
 
[Quote = Big Boy] Najłatwiej byłoby w tym przypadku: MCirqMask
 
Jeśli jest to tłumaczone jako PPT lub dyskretne lub wręcz! Ale wielu współczesnych syntezatorów będzie w stanie przetłumaczyć lub bramy, ze stałą wejść do prostej logiki (x lub 0 zmieni się po prostu x, x lub 1 spowoduje więc jeden wewnętrzny Vcc). Tak, może to być w prosty sposób przetestować syntezator:) Patrząc na wygenerowany kod RTL.
 
Nie jest to duży problem jest. Zgadzam się z punktu dinnu: MCirqMask
 

Welcome to EDABoard.com

Sponsor

Back
Top