Podsumowanie Q

[no_mad]

hi all,

Mam wewnętrzny port wiązanej (moduł B) VDD i GND mojego top_module.
= Top_mod
B = int_mod
C = int_mod

Używam DC do syntezy.Tak, użyłem set_logic_zero i set_logic_one optymalizacji (zmniejszenia powierzchni).Problemem jest nadal tam, kiedy mogę sprawdzić netlist poziomie bramy.

:
:
:
current_design = B
set_logic_one pblk_blk_fix
cpdm_blk_fix set_logic_zero
cp_blk_fix set_logic_zero

current_design =
:
:

Czy jest to prawidłowe?

lub u Mayb jakieś inne propozycje do tej kwestii.

Thanx in advance

 

[zysmith]

istnieją 1'b0 i 1'b1 w netlist?
pozostawić do zaplecza.Astro można podłączyć je do VDD i VSS w tie-wysokie i tie-mała liczba komórek.

 

[no_mad]

Są 1'b1 i 1'b0 w moim RTL i netlist.Ale chcę DC optymalizację tej PIN za pomocą set_logic_zero i / lub set_logic_one polecenia.

I don't want pozostawimy to backend facet.

Jednym ze sposobów, mogę usunąć tego 1 i 0 na poziomie RTL.Ale to zbyt skomplikowane.

U'll Hope zrozumieć, dlaczego chcę DC do tej pracy dla mnie

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />

 

[spauls]

dlaczego dont używać tie wysokie i niskie tie komórek
Zazwyczaj komórki te są wprowadzane jako dont touh i dont wykorzystania w bibliotece
Atrybut sprawdzić w bibliotece i usuń

 

[zysmith]

1'b1 i 1'b0 w netlist oznacza wejście w bramie, takich jak NAND, połączyć siły i groud.z courdse, można zoptymalizować ich, ale nie może usunąć je na wszystkich, ponieważ nakłady bramy są podłączone do zasilania i uziemienia w projekcie rzeczywiście.

u można przeczytać userguide z biblioteki standardowej komórki szczegółowo wymienić 1'b0 i 1'b1 z tie-wysokie i tie-mała liczba komórek.

 

[Quake]

spauls powiedział: "dlaczego dont używać tie wysokie i niskie tie komórek
Zazwyczaj komórki te są wprowadzane jako dont touh i dont wykorzystania w bibliotece
Atrybut sprawdzić w bibliotece i usuń
"
To jest prawo i można odwoływać się do tego.jest zwykle wykonywane
tak samo w mojej firmie tutaj.

 

[no_mad]

Rzeczywiście, te 1'b0 i 1'b1 są związani w porcie mój wewnętrzny blok.

Na przykład moduł B pin zwany nr inw.Jeśli inw = 1, sygnał wyjściowy będzie odwrócić.Jeśli inw = 0, sygnał wyjściowy jest nie odwrócić.

Następnie z jakiegoś powodu, moduł B będzie więcej niż jednej instancji.

modB_1 -> inw = 0
modB_2 -> inw = 1

W RTL (top moduł), nr inw portu zostanie ustawiona jako 1'b0 i 1'b1.

Podczas syntezy tych wewnętrznych portu wejściowego modułu B nie jest związany z GND i VDD.

Artykuł solvnet powiedział, że set_logic_zero i set_logic_one mogą być wykorzystane na propagowanie stałych poprzez logiczne, zmniejszając tym samym obszarze projektowania.

Próbowałem go na zewnętrznym porcie projektu i to działa.Co do wewnętrznego portu, zrobił DC daje żadnych błędów, ale brama jest ciągle nie ma (zmniejszenie).Teraz nie jestem pewien, czy może pracować dla portu wewnętrznego lub nie.

Przepraszamy za prosty i / lub wyjaśnienia złe.Nie jestem dobra w wyjaśnianiu rzeczy ... bardzo źle na niego.But I did my best

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />