Początkowego zera antycypatora

[Galos]

Witam, Czy ktoś może mi pomóc z kodem verilog z zerem wiodącym antycypatora. Jego pracy wydaje się trochę skomplikowane! Każdy rodzaj pomocy będzie mile widziane ... Dzięki

 

[j_andr]

Witam, Czy ktoś może mi pomóc z kodem verilog z zerem wiodącym antycypatora. Jego pracy wydaje się trochę skomplikowane!

google? nie wiem, czy poniżej to, co trzeba, ale jest to trudne ... i dość szybko, w ogóle - '1 'w pozycji "i" w wektorze wejściowym ustawia '1' w pozycji "i" w wektorze wyjściowym i resetuje wszystkie bity wyjściowe poniżej 'i'; [syntax = verilog] Moduł leading_zero (wejście [BIT_W-1: 0] d_in, wyjście reg [BIT_W-1: 0] d_out, wyjście reg [NR_W-1: 0] nr_of_zero, wyjście reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; wygenerować for (i = 0; i