po syntezie symulacji

[omidsht]

Napisałem prosty "i" w VHDL, funkcjonalne symulacji modelsim jest w porządku, ale kiedy syntetyzują w ISE z xst i robię po syntezy modelu, kiedy chcę symulować w modelsim questa lub karty SIM, to mówi, że niektóre sygnały nie są związani!!Co to znaczy "nie podlega"?Wydaje się, że niektóre komponenty instancję z UNISIM bibliotece!Co mam zrobić?
dzięki zaawansowanej
Omid sharifi tehrani

 

[pini_1]

W procesie syntezy niektórych podstawowych wejść lub wyjść może zostać usunięte.Jeśli tak się dzieje, niż masz nieuprawnionej meczu pomiędzy DUT, który wszedł z XST, a byłym test-ława.
Sugerowałbym sprawdzić netto wykazie I / O do RTL najwyższym poziomie.

Może to prace, które napisałem na mojej stronie mogą pomóc:

Poniższe pokazuje jak syntetyzują Leona procesor z XST, Xilinx bezpłatne narzędzie.Leona jest oparta na leon2-1.0.32-xst z pewnymi zmianami: zwiększona PCI ...
http://bknpk.no-ip.biz/leon_i2c_syn/leon_i2c_syn.html

Strona zawiera również wiele VHDL / verilog i system samodzielnej nauki c niewiele projects.http: / / bknpk.no-ip.biz