Plz help! FPGA Clock-tworząc zegar z zegara wejściowego

[fallingrain_83]

Witam wszystkich Chcę creat zegar z zegara wejściowego, który ma mniejszą częstotliwość Próbowałem to, jednak to nie działa moduł (CLK, ...) wejście CLK / / podłączony do C9 pin Spartan3 XC3S200 reg [0:25 ] count; reg CLK2; allways @ (posedge CLK) zacząć liczyć

 

[FvM]

Jeśli usuniesz sekund zawsze blok, projekt powinny w zasadzie pracować jako 2 ** 26 dzielnika zegara.

 

[fallingrain_83]

ale muszę zrobić s.th w moim zawsze blokować jeśli usunąć że muszę Chek CLK2 by wtedy i mam błąd z tej składni: lways @ (posedge CLK) zacząć liczyć

 

[FvM]

Przynajmniej musisz usunąć CLK2

 

[yanzixuan]

, ale muszę zrobić s.th w moim zawsze blokować jeśli usunąć że muszę Chek CLK2 by wtedy i mam błąd z tej składni: lways @ (posedge CLK) zacząć liczyć