pll> nie jest zamek!

Sprawdź piny zasilania są prawidłowe napięcie.

innym niż to będzie wartości składników, które wybrali.

nie stosuje się częstotliwość wejściowa, i spojrzeć na wyjście VCO, aby zobaczyć co to jest częstotliwość na posiedzeniu.Chenge niektórych elementów zewnętrznych do VSO opiera się na częstotliwości można wymagać, że jest w.

 
Można określić, jakiego rodzaju PLL używasz?
Skąd bierze się z PLL?Wewnętrzne lub zewnętrzne IP projektu?
Jeśli to możliwe, plz określić, jakiego rodzaju fali można zaobserwować podczas charakteryzacji?

 
Może informacyjnych wejście częstotliwości zegara jest poza zakresem.

 
jego zewnętrznego IP (PLL line lock)
Spec właśnie względu 54,1 freq odniesienia CLK.im przy 50MHz.
spowoduje to żadnych prob?

 
Być może Dzielnik częstotliwości nie jest w stanie podzielić sygnał VCO.

 
Blokada zakres może być zbyt niska, aby tolerować 50 zamiast 54,1 MHz.Normalnie bym się spodziewał IP core do parametrizable różne zegary referencyjne, jeśli techniczne możliwe.Ale można użyć generatora o zmiennej częstotliwości test, czy PLL zamki na wszystkich.

 

Welcome to EDABoard.com

Sponsor

Back
Top