pll> nie jest zamek!

[shiv_emf]

co może być możliwe przyczyny?

 

[Old Nick]

Sprawdź piny zasilania są prawidłowe napięcie.

innym niż to będzie wartości składników, które wybrali.

nie stosuje się częstotliwość wejściowa, i spojrzeć na wyjście VCO, aby zobaczyć co to jest częstotliwość na posiedzeniu.Chenge niektórych elementów zewnętrznych do VSO opiera się na częstotliwości można wymagać, że jest w.

 

[FVM]

Bez zgadywania, tylko można powiedzieć: To zależy od PLL.

 

[sunjimmy]

Można określić, jakiego rodzaju PLL używasz?
Skąd bierze się z PLL?Wewnętrzne lub zewnętrzne IP projektu?
Jeśli to możliwe, plz określić, jakiego rodzaju fali można zaobserwować podczas charakteryzacji?

 

[wkong_zhu]

Może informacyjnych wejście częstotliwości zegara jest poza zakresem.

 

[shiv_emf]

jego zewnętrznego IP (PLL line lock)
Spec właśnie względu 54,1 freq odniesienia CLK.im przy 50MHz.
spowoduje to żadnych prob?

 

[jecyhale]

shiv_emf napisał:

co może być możliwe przyczyny?

 

[mouzid]

Być może Dzielnik częstotliwości nie jest w stanie podzielić sygnał VCO.

 

[FVM]

Blokada zakres może być zbyt niska, aby tolerować 50 zamiast 54,1 MHz.Normalnie bym się spodziewał IP core do parametrizable różne zegary referencyjne, jeśli techniczne możliwe.Ale można użyć generatora o zmiennej częstotliwości test, czy PLL zamki na wszystkich.