X
xihuwang
Guest
Hi:
Wystąpił on chip PLL fazie projektowania ma duży offset, która ma między 2ns
CLK i CLK zwrotne PFD.
Parametr jest poniżej:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Jeśli się poniżej wzoru discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
R i C będą zbyt duże na chipie zegar sysnthesis.Więc chcę
Co to jest znać swoją decyzję w sprawie R i C 's wartości. (mam nadzieję, że mniejsze C
niż 100pF, R mniejsze niż 15k, a napięcia zmianę LPF jest poniżej 1mV)
Wystąpił on chip PLL fazie projektowania ma duży offset, która ma między 2ns
CLK i CLK zwrotne PFD.
Parametr jest poniżej:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Jeśli się poniżej wzoru discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
R i C będą zbyt duże na chipie zegar sysnthesis.Więc chcę
Co to jest znać swoją decyzję w sprawie R i C 's wartości. (mam nadzieję, że mniejsze C
niż 100pF, R mniejsze niż 15k, a napięcia zmianę LPF jest poniżej 1mV)