odpowiednik pakietu - Verilog

[vinodkumar]

Witam wszystkich,
Staram się wbudowany moduł sparametryzowane w Verilog, gdzie chcę zdefiniować parametry w pliku i użyć ich w moim modułu poprzez włączenie go do ...
Czy któryś z nich podać przykładowy program, w którym można zrobić to zadanie ..
W VHDL zdefiniujemy pakiet i nie wymaga zadania ..
Jak można to zrobić w Verilog ,....

Przykład kodowania pleasea ................

 

[teja321]

u można użyć "" to "z Verilog do tego ..

Umieszczać wszystkie commanly używanych zadań, funkcji stałych parametrów pkg powiedzieć misc.v.Nie stosować moduł endmodule "dla tego pliku.

W górę zyj
"include" misc.v "i wywoływania funkcji i zadań bezpośrednio w każdym z modułów