Niektóre pytania dotyczące korzystania z DC do projektowania ASIC?

[atuo]

1.how ustawić ograniczenia na sygnał resetu. Ja używam set_ideal_network ", i jest to prawda? 2.Jak do set_max_fanout oprócz zegara i reset. 3. W przypadku gdy ja syntezy moduł luzu czas jest mały, ale mogę umieścić moduł w top_level moduł B i sythesis moduł B top_level i luzu czas jest bardzo duża. Wejścia i wyjścia z portu modułu są rigister, i nie wiem dlaczego dwie wyniku są tak różne?

 

[horzonbluz]

1. set_drive 0 (sygnał resetu); set_ideal_networks (sygnał resetu) LUB set_dont_touch_networks (sygnał resetu), 2. set_max_fanout 1 [portów wejścia]; set_fanout_load 8 [Wyjścia sygnałów]; set_port_fanout_number 4 [Wyjścia sygnałów]; set_max_fanout 8 [obecny projekt], 3. Myślę, że ogranicza to ustawienie na portów wejściowych i wyjściowych nie są według praktyce. Proszę sprawdzić owych starannie.

 

[atuo]

hi, horzonbluz będzie mogę sprawdzić ograniczenie dokładniej. A czy używane ograniczenie: balance_registers lub optimize_registers? Czytałem sprzedawane, ale nie wiem różne z nich. I projekt rurociągu, i spełniają luzu czasu. Kiedy próbuję zoptymalizować czas. Korzystanie z balance_registers po sythesis i DC raportów: Nie można przenieść się zarejestrować. Korzystanie z optimize_registers i raporty DC: opóźnienie wejścia jest zbyt mała. Jak to zrobić? odniesieniu atuo

 

[horzonbluz]

1.balance_registers. Ignoruj Celem cyklu zegara i luzu czasu. Użyj "min-okres retiming" Algorytm W skrócie DC. Nie zminimalizować obszar 2. optimize_registers. Min-okres retiming (tak samo jak balance_registers). Wykorzystuje pozytywny luz, aby ułożyć w niskich rejestrach węzłów fanout do zmniejszenia ogólnej liczby rejestrów. Więc może zminimalizować zakresie wzornictwa. Zazwyczaj nie używa się dwa polecenia, aby zoptymalizować nasze projekty, ponieważ musimy zachować hierarchiczne naszych desing. Dwa polecenia może płaski nasz projekt. To nie wynik tego, co chcemy.

 

[atuo]

hi, horzonbluz Dzięki za pomoc. Używam ograniczenie podasz, a wynik syntezy good.But Chcę wiedzieć, jak zdecydować Ilość fanout_load i max_fanout. Czy jest to konwencja, czy nie? BTW mój projekt jest module.And rurociągu etapie rurociągu ścieżki krytycznej. Bo nie chcesz zmodyfikować mój RTL, muszę zależy od retiming DC. Spróbuję jeszcze raz. odniesieniu atuo

 

[horzonbluz]

Zazwyczaj, gdy synteza projektowania, możemy ustawić czujnika domyślnie naszej biblioteki docelowej. Dla exzample, i ustawić projektowania z wykorzystaniem INVX1 jako czujnika domyślne. Tak ustawić obciążenie fanout 8 [Wyjścia sygnałów] i ustaw fanout numer portu 4 [Wyjścia sygnałów], można sprawdzić, czy port wyjściowy może dysk 32 INVX1, jego zdolność do prowadzenia pojazdów jest wystarczająca. Wartości te są zgodne z biblioteki Foundry i potrzeb.