"Nie wolno krawędzi w ścieżce poziomie wrażliwych" w zł

[jay_ec_engg]

Podczas kompilacji mojego testbench Verilog jestem gettting błąd "Edge nie wolno w drogę poziomie wrażliwych" Co może być tego powodem?

 

[Big Boy]

Czy możesz podać fragment kodu źródłowego? Trudno powiedzieć, nie widząc co się stało. Chyba, że masz na przykład poziom wrażliwych rejestru (np. poziom wrażliwych zatrzask) i próbujesz przypisać wartość do niego przy krawędzi wrażliwych deklaracji.

 

[semiconductorman]

Czy u otrzymaj przy kompilacji / symulację kodu?? które symulator, jeśli można udostępniać kod tb?

 

[jay_ec_engg]

Kiedy próbuję zasymulować ten stanowisku badawczym w tym czasie jego pokazując następujący błąd .... "Nie wolno krawędzi w ścieżce poziomie wrażliwych" .. może ktoś mi pomóc? ----------------------------------------------- Temp modułu ( clk, enableN, data); wejścia clk, wejście enableN; dane wyjściowe; reg [15:0] temp; / / określić z poziomu hamowni przypisania danych = enableN!? temp. [15]: 1'bz; always @ (negedge clk) jeżeli temp = # 35 {temp [14:0], temp [15];} określić specparam busOff = 40; specparam zero = 0; ((enableN!) posedge enableN *> danych) = (zero, zero, busOff); endspecify endmodule / / Temp

 

[Big Boy]

Nie zbyt pewny, ale to może być, bo określić czas propagacji między enableN krawędzi świadomości i outout danych, gdy dane są przypisane poprzez ciągłe zadanie? Opóźnienie podać się do przejścia enableN, gdy "dane" wyjścia zależy od poziomu enableN (zamiast krawędzi). Co jeśli podasz opóźnienie bezpośrednio w ciągłym deklaracji zadanie?