A
aaronhor
Guest
Witam, mam spotykanym problemem opracowania mojego projektu. Na początek, mam 3 VHDL bloków w moim projekcie, a mianowicie DPWM, PID_compensator i ADC. Mam prawidłowo podłączony DPWM i PID_compensator razem i skompilować, opracować je bez żadnych błędów. Zakładam więc, oba bloki są ok i gotowe do symulacji. Problem pojawić się w bloku ADC. Myślę, że problem ten, ponieważ używam VHDL w opisach, a nie Verilog-ams lub VHDL-AMS. Pojawia się następujący komunikat: ncelab: * E, CFMPTC (.. / hc / zzz_adc / schemat / verilog.vams, 17 | 51): VHDL ADC_DELAY_CELL_3.OUTPUT port (../hc/adc_delay_cell_3/entity/vhdl.vhd: linii 10, pozycja 16) typu nie jest zgodna z Verilog. correspong VHDL port: Port (VDD: w rzeczywistym zakresie 0,0 do 5,0; wejścia: w std_logic; reset: w std_logic; wyjście: out std_logic); punktu komunikat, że port wyjściowy jest niezgodna z Verilog. Ale zastanawiam się czy to ze względu na port wejściowy VDD? Czy prawdziwy typ obsługiwany w tym przypadku? połączenia modułu używam jest kopiowany od tej używanej w szybkie samouczek. I po prostu skopiować cały połączenia modułu lib nad i używać go. połączyć reguły używam to ConnRule_25V_mid. Dziękuję bardzo