Muxing zegar

[vahid_roostaie]

Cześć!

Mam muxed zegary w moim design.there ma związek pomiędzy tymi dwoma zegary
Kiedyś create_clock zdefiniować dwa zegary i chcę wiedzieć, że:

Jak należy określić zegar na wyjście MUX należy użyć create_clock tego kodu PIN lub create_generated_clock?

co MUX wybrać sygnał?

proszę mi pomóc rozwiązać ten problem, że jak mogę syntezy i analizy zegar Muxing w DC_shell?

dzięki za pomoc

 

[sam31]

cześć,

create_generated_clock wykorzystania
i set_case_analysis "1 lub 0" [get_ports "Twój wkład sel MUX"]

 

[vahid_roostaie]

Użyłem set_case_analysis z "get_pins", ponieważ MUX wybrać sygnał jest generowany wewnętrznie to jest ok tak? Ale gdy chcę aby określić MUX wybrać sygnał wejściowy DC nie może znaleźć, że znalazłem MUX wybrać sygnał od Verilog netlist pliku po analizy i opracowania to jest ok?

Jest to polecenie użyłem i DC odrzucił:

set_case analiza 0 [get_pins digital_core/controller/B_6/Z_0]

Z portu jest wyjście bufora, MUX wybrać sygnał jest podłączony do niego jest wejście w netlist.

 

[sam31]

Daj mi komunikat o błędzie DC

i spróbuj z MUX wybierz wejście ...[get_pins mux_path / sel]

 

[no_mad]

hi Vahid,

Sel_input Ur jest wewnętrznie generowane i cant DC znaleźć pin.

Zakładam, że nie u góry do dołu, syntezy i clock_mux ur jest jednym module.

2 moduły:
1) top_mod
2) clock_mux

Dlatego, ur current_design jest top_mod.Aby przypisać set_case_analysis na sel_pin, u musi clock_mux moduł jako aktualnego modułu, a następnie set_case_analysis do sel_pin.

Hope this helps
-no_mad