Modelowanie pamięci RTL za pomocą Verilog - potrzebna pomoc

[rockskuller]

Muszę syntezy Instrukcja i moduły pamięci danych. Jak to może być modelowane w RTL za pomocą Verilog. W rzeczywistości do modelowania zachowania pamięci mogę używać reg [wordsize: 0] array_name [0: arraysize]

 

[pini_1]

Hi To, co zrobiłem dla systemu C. Jeśli to pomaga .... # Poniżej znajduje się model dwuportowe RAM. # Odczytu jest asynchroniczne i zapisu jest synchroniczna. # Test-na ławce ze generator jest również. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

Dziękujemy!

 

[rsqf]

Hi możesz używać narzędzia do generowania modeli pamięci. w tym wszystkie formacie

 

[pini_1]

Czy te narzędzia generują model pamięci systemu C.

 

[rockskuller]

@ rsqf Czy możesz wymienić te nazwy narzędzi?

 

[rsqf]

[Quote = rockskuller] @ rsqf Czy możesz wymienić te nazwy narzędzi? [/Quote] jak Artisan kompilator pamięci Xilinx mempry kompilatora.