Model Sim Błąd: Zakładając recursive instancji

[sriramsv]

Hi guys,

I'm getting tego błędu w ModelSim podczas próby symulacji moje kody:# ** Error: (vsim-3036) głębokość instancji "/ ldpc_encoder2 jest 81.
Zakładając recursive instancji.# Region: / ldpc_encoder2# ** Error: (vsim-3036) głębokość instancji "/ ldpc_encoder2 jest 82.
Zakładając recursive instancji.# Region: / ldpc_encoder2# ** Error: (vsim-3036) głębokość instancji "/ ldpc_encoder2 jest 83.
Zakładając recursive instancji.# Region: / ldpc_encoder2# Design Błąd podczas ładowaniaOto mój kod:Moduł zegara (CLK);Wyjście reg clk;początkowejzacząćCLK = 1'b0;forever # 5 CLK = ~ clk;# 500 $ finish;koniecldpc_encoder2 LD (MES, CLK, s_out);endmodule

Moduł ldpc_encoder2 (MES, CLK, s_out);wejscie [15:0] mes;CLK wejście;output [15:0] s_out;
/ / wire [15:0] s_in;wire [15:0] q;wire [15:0] p;Zegar c (CLK);D_ff D (. MES (MES),. CLK (CLK),. d_out (q));
Sp SP (. S_in (q),. CLK (CLK),. s_out (p));endmodule

Moduł D (MES, CLK, d_out);wejscie [15:0] mes;CLK wejście;Wyjście reg [15:0] d_out;wire [15:0] q;przypisać q = d_out;always @ (posedge CLK)zacząćd_out <= mes;
koniec
endmoduleModuł SP (s_in, CLK, s_out);wejscie [15:0] s_in;CLK wejście;output [15:0] s_out;reg [15:0] p;

always @ (posedge CLK)zacząćP = (p [14:0], s_in);
koniecprzypisać s_out = p;endmodule

Czy ktoś podobać się zasugerować mi, co poszło źle.Nie jestem w stanie rys. it out.

Dzięki

Sriram

 

[Gliss]

Myślę, że problem jest, ponieważ jesteś instancji modułu zegara w ldpc_encoder2 i instancji ldpc_endcoder2 zegar.I'm guessing zegar powinien być na najwyższym poziomie, więc jeśli komentarz obecnie linia 23:

/ / c zegara (CLK);

Będzie kompilacji i symulacji bez błędów.

Także, twój $ zakończyć połączenie powinno być w innym bloku, jeden inny niż ten z # zawsze oświadczenie, albo it wont ever stop:

Kod:

always @ (posedge CLK)

zacząć

# 500 $ finish;

koniec