Minimalne przesunięcie napięcia 0.18um procesu CMOS

[Ipanema]

Faceci,

Chciałbym wiedzieć, co jest osiągalne minimum wej napięcia porównawczego w 0.18um procesu CMOS?Można osiągnąć tylko /-6mV z wejścia pary różnicowej PMOS symulowane przez proces i niezgodności w Monte Carlo w analizie.

Czy drugi etap porównawczej odgrywają rolę w realizacji offsetu napięcia?

Dzięki.

 

[pfd001]

Offset napięcia zależy od projektowania.Małe Vdsat tranzystora wejściowego pomoże zmniejszyć przesunięcie napięcia.Sechond offset etapie należy podzielić przez zysk z pierwszych staage, kiedy odnosi się do wejścia

 

[Ipanema]

Czy w drugim etapie przyczynić się do wej napięcia?Z symulacji MC, drugi etap nie przyczynia się do wej napięcia.Chciałbym wiedzieć, dlaczego tak jest?

Dzięki.

 

[andy2000a]

symet zrównoważone projektowanie obwodów utrzymać te same typowe

ale losowo zrównoważony układ ..w gernel
TSMC umc mają zrównoważyć danych

jak x / [(W * L) ^ 0,5]
Mos W / L będzie offset

można zobaczyć .. sterownik LCDUkład ten musi wiele tanich offset OPA

 

[pfd001]

Ipanema napisał:

Czy w drugim etapie przyczynić się do wej napięcia?
Z symulacji MC, drugi etap nie przyczynia się do wej napięcia.
Chciałbym wiedzieć, dlaczego tak jest?Dzięki.

 

[Hunter_BJUT]

2 ~ 10mV

 

[tia_design]

Często mówimy o nakładów, o których mowa offset.Tak więc, jeśli zysk Pierwszy etap to 1000, a po drugie offset etap 20mV na przykład, wtedy nakładów, o których mowa offset jest tylko 20mV/1000 = 0.02mV bardzo małe.Dlatego drugi etap przyczynić lillte offset, chyba że zysk z pierwszego etapu jest bardzo mała, co nie jest uzasadnione