konwersji VHDL do Verilog kod

F

funjoke

Guest
library IEEE; IEEE.std_logic_1164.all użytkowania; IEEE.std_logic_unsigned.all użytkowania; DataMEM podmiot jest port (datain, adres: w std_logic_vector (31 downto 0); CLK, wrtenb, readenb: w std_logic; dataout: obecnie std_logic_vector (31 downto 0)); DataMEM koniec; behav_DataMEM architektury DataMEM jest MEM_type typu tablicy (1023 downto 0) z std_logic_vector (7 downto 0); sygnał data_mem: MEM_type; rozpocząć procesu (CLK, adres) begin if (CLK "zdarzenie i CLK = '1 'i wrtenb = '1'), a następnie data_mem (conv_integer (adres) +3)
 
Istnieje kilka VHDL do Verilog Konwertery Dostępny: [url = http://www.verilog.net/free.html] Verilog.Net - Darmowe narzędzia [/url] [url = http://www.edaboard.com/ftopic347684 . html] Wysyłanie Poprzednia - Przesłane aplikacji [/url] [url = http://doolittle.icarus.com/ ~ larry/vhd2vl] konwerter Doolittle'a [/url]
 
ale nie mogę użyć tego do konwersji, i wan bezpośredni adres do pobrania narzędzia do konwertera,,, x-tek mam pobrane, ale cant przekształcić go dobrze
 
library IEEE; IEEE.std_logic_1164.all użytkowania; IEEE.std_logic_unsigned.all użytkowania; DataMEM podmiot jest port (datain, adres: w std_logic_vector (31 downto 0); CLK, wrtenb, readenb: w std_logic; dataout: obecnie std_logic_vector (31 downto 0)); DataMEM koniec; behav_DataMEM architektury DataMEM jest MEM_type typu tablicy (1023 downto 0) z std_logic_vector (7 downto 0); sygnał data_mem: MEM_type; rozpocząć procesu (CLK, adres) begin if (CLK "zdarzenie i CLK = '1 'i wrtenb = '1'), a następnie data_mem (conv_integer (adres) +3)
 
Istnieje kilka VHDL do Verilog Konwertery Dostępny: [url = http://www.verilog.net/free.html] Verilog.Net - Darmowe narzędzia [/url] [url = http://www.edaboard.com/ftopic347684 . html] Wysyłanie Poprzednia - Przesłane aplikacji [/url] [url = http://doolittle.icarus.com/ ~ larry/vhd2vl] konwerter Doolittle'a [/url]
 
ale nie mogę użyć tego do konwersji, i wan bezpośredni adres do pobrania narzędzia do konwertera,,, x-tek mam pobrane, ale cant przekształcić go dobrze
 
library IEEE; IEEE.std_logic_1164.all użytkowania; IEEE.std_logic_unsigned.all użytkowania; DataMEM podmiot jest port (datain, adres: w std_logic_vector (31 downto 0); CLK, wrtenb, readenb: w std_logic; dataout: obecnie std_logic_vector (31 downto 0)); DataMEM koniec; behav_DataMEM architektury DataMEM jest MEM_type typu tablicy (1023 downto 0) z std_logic_vector (7 downto 0); sygnał data_mem: MEM_type; rozpocząć procesu (CLK, adres) begin if (CLK "zdarzenie i CLK = '1 'i wrtenb = '1'), a następnie data_mem (conv_integer (adres) +3)
 
Istnieje kilka VHDL do Verilog Konwertery Dostępny: [url = http://www.verilog.net/free.html] Verilog.Net - Darmowe narzędzia [/url] [url = http://www.edaboard.com/ftopic347684 . html] Wysyłanie Poprzednia - Przesłane aplikacji [/url] [url = http://doolittle.icarus.com/ ~ larry/vhd2vl] konwerter Doolittle'a [/url]
 
ale nie mogę użyć tego do konwersji, i wan bezpośredni adres do pobrania narzędzia do konwertera,,, x-tek mam pobrane, ale cant przekształcić go dobrze
 

Welcome to EDABoard.com

Sponsor

Back
Top