konwersji std_logic do liczb całkowitych

[rakesh_aadhimoolam]

witam ludzie mam małe wątpliwości, w jaki sposób dokładnie napisać do konwersji std_logic do całkowitej lub vice-versa. z góry dzięki

 

[Ahmed Ragab]

Czy spróbować wyszukiwania na stronie więcej # 630838 http://www.edaboard.com/viewtopic.php?p=630838 to samo pytanie zadano tutaj

 

[aji_vlsi]

[Quote = rakesh_aadhimoolam] witam ludzie mam małe wątpliwości, w jaki sposób dokładnie napisać do konwersji std_logic do całkowitej lub vice-versa. z góry dzięki [/quote] Polecam zapoznać się z FAQ VHDL @ http://www.vhdl.org/comp.lang.vhdl szybkiej odpowiedzi jest użycie: wykorzystanie ieee.numeric_std . wszystkich, a następnie użyj funkcji: to_integer to_unsgined HTH Ajeetha, CVC www.noveldv.com Nowa książka: pragmatyczne podejście do Przyjęcie VMM 2006 ISBN 0-9705394-9-5 http: / / www.systemverilog.us/

 

[amit_8561]

wykorzystania conv_std_logic_vector (integer (nazwa), bity ilosc standardowych wektor potrzebne logiki), dla konwersji do liczb całkowitych używać zaraz conv_integer (std logiki wektor (nazwa)); żadnych dodatkowych bibliotek potrzebnych do tego

 

[aji_vlsi]

Korzystanie z funkcji conv_ * nie jest zalecane, ponieważ nie są * IEEE * standardowe funkcje i różnych producentów mają / mieli różne interpretacje tych funkcji. Przeczytaj FAQ VHDL więcej na ten temat. http://www.vhdl.org/comp.lang.vhdl Pozdrawiam, Ajeetha, CVC www.noveldv.com Nowa książka: pragmatyczne podejście do Przyjęcie VMM 2006 ISBN 0-9705394-9-5 h ** p: / / www.systemverilog.us/