kompilator HDL vs ModelSim

[research235]

Hello guys,

Używam kompilatora projektowania syntezy z różnych opcji, teraz po syntezie i zapisać plik w formacie Verilog do symulacji syntezy post.

teraz mój dought jest, jak mi powiedziano korzystać sim modelu i symulacji am just woundering dlaczego nie jest możliwe dla mnie, dla nas kompilator HDL o streszczenie ..Mam nver używane .. compier HDLale ModelSim tak ..

jest to, że nie widzę fal czas w kompilator HDL ...Suresh

 

[Gliss]

Może się mylę, ale uważam, że trzeba netlist wyjście Design Compiler w celu uruchomienia poziomie bramy, symulacji syntezy post.Kompilator HDL wypisuje w wewnętrznej Synopsys formacie.
Jeśli masz DC i ModelSim, nie trzeba nic więcej, aby wykonać SIM bramy.

 

[rsrinivas]

tak,
u need DC i ModelSim to wystarczy.
kompilacji netlist.v testbench.v i biblioteki
Plik DC corelib.v w ModelSim i U muszą
uzyskać oczekiwane rezultaty pod warunkiem, ur kod (oryginalna)
przedstawił poprawne netlist.

 

[research235]

Dobrze chłopaki

Thanks a lot for ur sugestie, to bardzo pomocne, ale znowu ..chciałbym wiedzieć, czy nie jest możliwe użycie kompilatora HDL jedynie do symulacji, zarówno na poziomie RTL i bramy ..

Suresh