jitter z FPGA i / o pin

[shaomiss]

Witam, chcę użyć Vitex Xilinx 2pro FPGA do wyjścia 100MHz fali jako D / A input.who zegara może powiedzieć, ile ps jitter z FPGA i / os jest, i czy jitter może pogorszyć SFDR z d / ?

 

[monnoliv]

Witam, O ile mi wiadomo, Jitter będzie zależeć tylko na wzrost / spadek wydajności czasu urządzenia i, oczywiście, źródła zegara. Im szybciej urządzenie, tym mniejsze wahania będzie. Jestem również zastanawiasz się, jak jitter ma wpływu na urządzenia, myślę, że można znaleźć wzory jak

 Jout = (1 + f (wzrost / spadek)) * Jin

dla konkretnego urządzenia. Jout, Jin jest wyjście, płynne wejście i f (wzrost / spadek) jest funkcją wewnętrzną urządzenia (cokolwiek to programowaniem). Jeśli ktoś ma inny pomysł?

 

[pisoiu]

Biorąc pod uwagę 200msps, 8 bit ADC, pełny sygnał huśtawka na kurs Niquist, będziesz miał błąd 0,0512 LSB / ps z jitter odniesienia. / Pisoiu