jedno pytanie na temat projektowania dużych prędkości przełączania tablicy

[leasue]

Szanowni Państwo,
Jestem projektowania jednej wysokiej szybkości przełączania obwodów tablicy na konkretne zastosowania.To wymaga pracy tablicy przełączania wysokiej częstotliwości 100MHz.Oznacza to, że sygnały przełączania tranzystorów CMOS dysku, aby zamknąć lub otworzyć w mniej 10ns.Moje pytanie jest to, że od czasu opóźnienia 0.6μm tranzystor CMOS wynosi około 1ns i czasu opóźnienia przewody łączące różne przełączania tranzystorów i sygnały przełączania się bardzo różnić ze względu na układ, jak mogłem pozwolić, aby te prace przełączania tranzystorów synchronicznie?Chcę im przejście na stan zamknięcia lub otwarcia w tym samym czasie i w tym samym czasie opóźnienia.
Każda pomoc będzie mile widziane.Proszę mi pomóc zrozumieć to.Bardzo dziękuję.

Z poważaniem.

Jenny.

 

[erikl]

with the necessary timing restriction limits for both clock & signals

Automatyczne
stosowanie albo Clock Tree Generation
niezbędne ograniczenie limitów czasu dla zegara i sygnałów
lub symetryczny układ podręcznika (dotyczące zarówno długości i linii sygnału zegara).

 

[dick_freebird]

Mówimy wbudowanej tablicy oraz rozmieszczone w przestrzeni?ostatni, będzie wyzwaniem na 100MHz w CMOS.

Jeżeli poważnie myślisz o wyrównanie krawędzi w odległych lokalizacjach,
prawdopodobnie chcesz zmienne opóźnienia w zegar, a niektóre drzewa
opinie fazy.W przeciwnym razie zależą od zarządu /
Proces dopasowywania pasów i / temperatura / dostaw
w całym zakresie dopasowania systemu.

Kiedys pracowalem na niektóre "jednostki czasu" i jest to, co zrobili -
quasi-otwartej pętli (czas współczynnik cal-map) prostowanie na
test końcowy spłaszczenie dyspersji czasu.