Jakie parametry obserwować w VHDL dla FPGA?

[vinodkumar]

Witam Do tej pory iam możliwość zapisu VHDL code.iam pomocą ModelSim symulator i użyłem Xilinx ISE 8.1 i zweryfikować to nigdy nie widziałem na co synthesizable.i parametry powinienem obserwować w report.what r ich idealne conditions.and jak Pobieranie na FPGA.plz dać kilka dobrych sugestii co to jest mój projecft pracy pomocy plz. z góry dzięki.

 

[cmos babe]

Istnieją dwie główne rzeczy, do przestrzegania których wykorzystanie urządzenia (jak wiele zasobów swój projekt korzysta) i czasu. Sprawozdanie podsumowujące daje oszacowanie, jak inne kroki (miejsce i trasa) dają bardziej dokładne liczby. Należy korygować swoją projektowania aż dojdziesz do wymagań projektowych. Proponuję zanurkować głęboko w litrature Xilinx znać wszystkie ważne rzeczy .. Przeczytaj Słownik obsługi ISE jest ... Good Luck.

 

[vinodkumar]

Hi.thanks dla reply.i robię projekt, w którym muszę podać dane wejściowe z 256 głębokość i 16 bit width.i chcieliby wprowadzić na FPGA.i usłyszał frm znajomych tht trzeba albo pisać fifo lub sram na tht . wiem jak napisać syntezowalnych kod that.my pb. to jak go skonfigurować na FPGA i ładowania danych do nich. Moja przyjaciółka powiedziała już blok-ram będzie tam korzystać to.Ale i nie wiem tego too.which jest najlepszym sposobem lub w inny sposób jest dobry w robieniu takich zadań. plz odpowiedzi.