Jaka jest między i wewnątrz opóźnienia w Verilog?

[ananth_anbu]

Hi, co jest między opóźnienia i wewnątrz deay w Verilog? ple wyjaśnić?

 

[nand_gates]

Są one podobne do inercyjnych opóźnienia i opóźnienia transportu w VHDL odpowiednio. Sprawdź VHDL książki Perry dla explnation.

 

[energeticdin]

Inter Delay Zadanie jest najczęściej stosowany opóźnienia po prostu czekać na odpowiedni liczba timesteps przed wykonaniem polecenia. # 10 q = x + y; Intra-Przyporządkowanie Delay (używany do modelowania przepływu danych) q = # 10 x + y; wartości x + y są przechowywane w czasie, że zadanie jest wykonane, ale wartość ta nie jest przypisana q dopiero po okresie opóźnienia.

 

[brain123]

Sprawdź książkę Verilog przez Samir Palnitkar. Podaje się go całkiem przyjemnie w tym