Jak zrobić SoC Encounter eksportować VHDL VDD / VSS szpilki

[megaprofit]

Witam, ludzie, po Compiler Design, brama poziomu Verilog nie posiada żadnych VDD / VSS szpilki do każdej komórki, np. INVD1 U1 (. (N1). Z (n2)) Then to Verilog jest importowany do spotkania Soc. Po P & R, jest tam mimo aby Encounter SoC eksportu ostateczną Verilog z dodatkiem VDD / VSS kołki do każdej komórki? INVD1 U1 (. (N1). Z (n2). VDD (VDD). VSS (VSS)) Dla pliku LEF VDD / VSS wymienione są dla każdej komórki, ale jednocześnie. Lib nie ma ich. Proszę o pomoc. Dzięki

 

[laglead]

hi, można użyć "globalNetConnect" polecenia. Proszę spojrzeć na jego użytkowania w spotkaniu.

 

[girishbabu123]

Nie jestem ekspertem kadencji narzędzie, ale idea jest taka, że ​​każdy P $ R narzędzie ma komendę, aby utworzyć VDD, VSS sieci i podłączanie ich do każdej komórki std VDD VSS pineski logicznie. W procesie tym VDD, VSS kołki / sieci są tworzone hierarchicaly dotrzeć do komórki STD. Ponownie, gdy pisać Verilog z P $ R narzędzie, nie będzie opcje czy u chcą pisać piny zasilania / siatki, czy nie. Znów komenda do tworzenia / podłączenia sieci zasilania trzeba zrobić jeszcze raz po wszystkich optymalizacji, tak aby nowo dodane bufory Podczas optymalizacji zostanie podłączonych do władzy logicznie. W przeciwnym wypadku może się okazać kwestie LVS