Jak zmusić VHDL bloku I / O port w verilog nurek test

[howardc]

Witam wszystkich, chcę napisać verilog nurek test. Ale w mojej konstrukcji, jest VHDL bloku. Jeśli wszystkie projekty są kodowane w Verilog, możemy wymusić sygnał, jak poniżej: życie top0.layer1.layer2.output1 = 1'b1; Ale jak to zrobić, gdy layer2 jest blok VHDL? Jeśli ktoś zna to proszę mi pomóc, dziękuję.

 

[nand_gates]

Jeśli ur przy ncsim to istnieje sposób na wyszukiwanie $ nc_mirror. Jego zawsze bolesne, aby współistnieć VHDL i Verilog w środowisku ur!

 

[aji_vlsi]

Witam,

Generalnie jest to styl zniechęcać do użycia siły, aby wykonywać verifiction, z wyjątkiem w niektórych przypadkach rogu.

Ale jak to zrobić, gdy layer2 jest blok VHDL? Jeśli ktoś zna to proszę mi pomóc, dziękuję.

Zależy na symulatorze użyć narzędzia umożliwiają. NC: NC_MIRROR VCS: HDL_XMR MTI: Signal SPY Aldec: Signal Agent (lub niektóre rzeczy podobne). Pisaliśmy wrapper długo z powrotem do utrzymania narzędzie kod TB niezależnych, ale tylko dla "sonda" strony, można łatwo rozszerzyć na życie w razie potrzeby, patrz: www.noveldv.com / eda / [probe.tgz / url] HTH Ajeetha, CVC] [url www.noveldv.com] / [url

 

[howardc]

hi nand_gates i aji_vlsi, dzięki za odpowiedź.

/ eda / [probe.tgz / url] HTH Ajeetha, CVC] [url www.noveldv.com [/url]

hi aji_vlsi, nie mogę dostać [www.noveldv.com url] / eda / [probe.tgz / url]. Jeśli chcesz uruchomić symulację zarówno w NC i VCS, należy użyć "Signal SPY"? Czy możesz dać mi prosty przykład. dla top.layer1.lasyer2.layer3.signal moduł top/layer1/layer2 są kodowanie w Verilog. tylko Layer 3 jest w VHDL. Dziękuję bardzo.

 

[aji_vlsi]

Proszę o pomoc siebie - przeczytaj ich DOC a nawet statek gotowe przykłady na ich terenie instalacji. Ajeetha, CVC www.noveldv.com