Jak zmniejszyć uderzenia wewnątrz FPGA

C

cisivakumar

Guest
Napisałem program dla mojego projektu.
Zużywa 75% APA075 ACTEL FPGA-75000 Gates.
Jak mogę zmniejszyć obszar przy użyciu tych samych kodów programowania?
dać pomysł na różnych technik programowania.

 
(VHDL lub Verilog "program" jak przypuszczam) ... i byłoby miło, gdyby można wymienić kilka szczegółów na ten temat ...

żaden sposób przede wszystkim starają się "naprawić" wyższy poziom architektury, w tym datapath przebudowę i minimalizacji państwa.po drugie ściśle następujących wytycznych RTL wyposażone narzędzie syntezy VHDL / Verilog podręcznik kodowania techniki i metody: jak współdzielić zasoby, instancję makra (w miarę możliwości), 1-hot kodowania maszyny państwowej, rurociąg, za pomocą mikroprocesorów microprogramming zamiast na przewodowych kontroli, stosowanie egzotycznych architektur: (do przetwarzania sygnału) bit-serial podejścia (zob. art http://www.fpga-guru.com/ związane z bit-serial fir projektowania filtrów i ogólne mutiplier Impl w FPGA), rozproszonych arytmetycznych.

Przeczytaj także manuall narzędziem, zestaw narzędzi logiki i routingu params do max [ci w przypadku je ustawić, aby zoptymalizować obszar]
Ostatnio edytowane przez umairsiddiqui dniu 03 lutego 2006 0:24, edited 1 time in całkowita

 
Można również spojrzeć na ten

http://www-ee.eng.hawaii.edu/ ~ msmith/ASICs/HTML/Xtraprob/xpr12/xpr12.htm

Jest jakimś facetem, który zbudował procesor, i miał problemy obszaru.On zoptymalizowany jego projektu, oszczędzając dużo zasobów, a on nic nie komentuje, jak on to zrobił.

 

Welcome to EDABoard.com

Sponsor

Back
Top