Jak zmniejszenia częstotliwości od 3 kHz do 2,7 kHz? (Cyfrowe)

[Hello_world.]

hi facet. mam jakiś problem. Chcę w celu zmniejszenia częstotliwości od 3 kHz do 2,7 kHz. Kto może pomóc lub zasugerować mi? Dziękuję.

 

[atmaca]

może u dać bardziej szczegółowo jest to sygnał analogowy lub cyfrowy?

 

[Hello_world.]

Chcę wiedzieć, w cyfrowej lepiej. ale nie wolno używać DCM na FPGA. Dziękuję. [Size = 2] [color = # 999999] Dodano po 8 minutach: [/color] [/size] podczas korzystania obwód sygnału cyfrowego. Zrobię kontrola HDD rpm przez TDA5142T użyć do napędu HDD promotorem i CPLD rpm używać kontroli. teraz, gdy wirowania HDD około 5000 rpm będzie częstotliwości z TDA5142T wokół 3KHz ale chcę użyć 2,7 kHz tylko. Dziękuję.

 

[Jepeto]

Nie jestem pewien, ale jeśli używasz PLL z licznika / 9 na VCO pętli otrzymasz na 3kHz wejścia 27kHz z VCO wyjście Podział 27kHz z licznikiem dekady daje moc 2.7kHz

 

[Hello_world.]

masz link lub ebook?