Jak wykryć stan wysokiej Z w VHDL

[addn]

cześć

Jak wykryć stan wysokiej Z w VHDL

jak niektóre usługi ICS, można ustawić 3 rodzaje trybu pracy 1 wejście pin

ex: pinowe wejście = 'HI' -> Mode1
pinowe wejście = 'LO' -> Mode2
pinowe wejście = "High-Z" -> Mode 3

dziękuję

 

[chviswanadh]

Stan wysokiej impedancji jest uznana przez logiczną moccheck this outhttp://eda.ics.es.osaka-u.ac.jp/jeita/eda/project/vhdl_project/fdl-final.PDF # search =% 22how% 20to% 20recognize% 20high%% 20impedance 20state% 20in% 20vhdl % 22

 

[Iouri]

nie ma tak wysokiej Z w VHDL dla syntizable model

 

[chviswanadh]

Witaj,

Iouri jest prawo u nie może syntetyzować wysokiej impedancji.Mówiłem u w celu kodowania.

Dzięki
Viswanadh

 

[Harmasha]

Hi friends,

Z wysokiej dodaje się IEEE.std_logic_1164

Czy sprawdź te linki.

h ** p: / / www.vhdl-online.de/tutorial/englisch/t_71.htm # pgfId-1017643

www.cs.du.edu/ ~ cag/courses/ENGR/ence3830/VHDL/Lectures/VHDL.PPT

FYI, slajdu znajduje się poniżej ...

Zdefiniowane w pakiecie IEEE nazwie STD_LOGIC_1164 (standard logiki)
Zawiera 9-ceniony typ std_logic do symulacji i syntezy
U = niezainicjowanej
X = zmuszając nieznanym stanie
0 = 0 zmuszając poziomie (logiczne zero)
1 = zmuszając 1 poziomu (logika jeden)
Z = wysoka impedancja
W = słabego państwa, nieznany poziom
L = słaby 0
H = słaby 1
- Nie obchodzi =
Std_logic inicjuje w nieznane

 

[addn]

hi friends

Dziękuję za odpowiedź

 

[pahol]

1.Na poziomie VHDL do symulacji, można napisać VHDL dla porównania wejście jako "Z".
2.Hi-Z nie oznacza dla syntezy."Z" jest dla przypisać do dwukierunkowej PIN.
3.Do sprzętu FPGA nie jest do projektowania sensie Hi-state Z.Więc nie może stosować do FPGA.